Арифметическое устройство для выполнения операций над несколькими числами Советский патент 1987 года по МПК G06F7/38 

Изобретение относится к вычислительной технике и является усовершенствованием известного устройства по основному авт.св. № 662936.

Целью изобретения является повьппе ние достоверности выполнения операций последовательного умножения, деления, и сложения, выполняемых начиная со старших разрядов.

На фиг. 1 представлена функциональная схема арифметического устройства для выполнения операций над несколькими числами; на фиг. 2 - функциональная схема блока регистрации ошибок; на фиг. 3 - функциональная схема блока синхронизации.

Для представления результата в решающих (операционных) блоках для выполнения операций над несколькими числами применяют избыточную двоичную позиционную систему счисления с цифрами - 1, О, 1. Входные операнды представлены в такой же системе счисления, и, кроме того, их коды удовлетворяют условию чередуемости значащих (т.е. отличных от нуля) цифр с разными знаками. Например, они могут быть представлены так:

-|- 0,11011, Щ 0,1oTli.

Однако они не могут иметь вид:

-|- 0,01011,

1 0,01111.

Выходы каждого решающего (опера- ционнбго) блока 1 j (j 1, N-1) подключены к группе входов решающего

блока 1

j-t I

а выходы решающего блока

1 соединены с группой аходов решающего блока 1,. Группа выходов блока 2 синхронизации подключена к тактирующим входам решающих блоков 1 N выходы которых через коммутатор 3 соединены с информационными входами блока 4 формирования результата и информационными входами блока 5 регистрации ошибок. Выход блока 2 подключен в тактирующему входу блока 4 формирования результата и тактирующему входу блока 5 регистрации ошибок, адресные входы которого соединены с выходами регистра 6 конца операции, которые подключены к управляющим входам коммутатора 3 и к одной группе информационных входов блока 7 сравнения кодов, вторая группа ин

формационных входов которого соединена с выходами регистра 8 сдвига. Зы- ход блока 7 сравнения кодов подключен к управляющему входу блока 4 формирования результата. Выход каждого j-ro разряда регистра В (j 1,N) подключен к управляющему входу решающего блока 1j, а управляющий вход регистра 8 соединен с одним выходом блока 2. К одному информационному входу каждого решающего блока 1 (,N) через элементы задержки подключены входные шины операндов

5

0

10 и 10„

J-H

а входные шины операндов 10,

подключены к двум соответствующим информационным входам решающего блока 1 . Управляющая шина 11 подключена к цепи выдачи кода регистра 6 конца операции. Информационная шина 12 является выходом блока 5 регистрации ошибок, в качестве решающих блоков 1, -1 используют блоки, позволяющие совмещать во времени

5 продессм поразрядного ввода операндов и поразрядного формирования ре- зультата, начиная со старших разрядов. Блоки 3, 6-9 могут быть реализованы на микросхемах серии К155. Блок

0 формирования результата может быть построен как накапливающий сумматор кодов цифр избыточной системы счисления с учетом их весов по правилам неизбыточной систешл счисления.

5 Блок 5 регистрации ошибок (фиг. 2) содержит первый и второй элементы ИЛИ 13 и 14, первый-четвертый элементы И 15-18, третий элемент ИЛИ 19, первый триггер 20, пятый 21 и шестой

0 22 элементы И, четвертый элемент ИЛИ 23, второй триггер 24, седьмой элемент И 25, пятый элемент ИЛИ 26 и третий триггер 27 и имеет первый и второй разряды информационных входов

5 28 и 29 и тактирующий вход 30. Входы элементов РШИ 13, 14 соединены с выходами регистра 6, а выходы -- с первыми входами элементов И 15, 18 и И 16, 17, соответственно. К вторым

0 входам элементов И 15, 17 иИ 16, 18 подключены информационные входы 28, 29 блока 5 соответственно. Выходы - ле1-;ентов И 15, 16 соединены с входа- .:,емейта ИЛИ 19, выход которого

r, соединен с установочным входом RS- ipjirrepa 20 и входами элементов И 21, 22, Выходы элементов И 17, 18 соединены с сходами элемента ЯПИ 23, ьыход которого подключен к входу

сброса RS-триггера 20, информационному входу D-триггера 24 н входам элементов И 25, 22. Прямой выход RS-триггера 20 соединен с входом элемента И 21, выход которого соединен с входом элемента ИЛИ 26, к второму входу которого подключен пи- ход элемента И 22, Прямой выход D-триггера 24 соединен с входом элемента И 25 и с информационным входо D-триггера 27, а прямой выход последнего подключен к входу элемента И 25. Выход элемента И 25 соединен с входом элемента И 26, выход которого является выходом блока 5 регистрации ошибок. Синхровходы RS-триггера 20, D-триггеров 24, 27 подключены к входу 30. Блок 5 регистрации ошибок может быть реализован на микросхемах серии К155. Переключение триггеров 20, 24 и 27 осуществляется по перепаду тактирующего (синхро) сигнала.

Блок 2 синхронизации (фиг. 3) содержит тактовый генератор 31, счетчик 32 и элемент И 33.

Пусть необходимо выполнить последовательность, состоящую из k двуместных операций. Если число операций, образующих последовательность, равно числу решающих блоков 1, т.е. , то последовательность операций выполняется за один цикл. Если же k N, то процесс вычисления условно разбивается на несколько циклов, в каждом из которых выполняется не более N операций. В первом цикле вычислений на входные шины операндов 10 - 10 поступает первая группа, включающая N+1 операндов, представленных последовательным кодом. В последующих циклах на входные шины операндов 10 поступают группы из операндов (в последнем цикле число операндов может быть меньше N).

Число N выбрано таким, что к моменту появления первого разряда промежуточного результата на выходах решающего блока N решающий блок 1 оказывается свободным.

В каждом цикле вычислений после выполнения k+1 очередных тактов сигналу блока 2 осуществляется сдвиг 1 в регистре 8 на один разряд вправо и в результате этого на управляющий вход блока 1 с номером j поступает единичный сигнал с выхода j-ro разряда регистра 8. Этот сигнал тактируется сигналами блока 2, поступающнми i;a определенные тактирующие шины 1 1.,, в результате чего j-ii блок 1 устанавливается в исходное

состояние для выполнения определен-

НОИ операции непосредственно перед

тактом поступления на ого входы первых разрядов операндов длиной операци -.

Таким образом, в мопент формирования первого разряда промежуточного результата в j-м блоке 1 присутствует единичный сигнал на выходе j-ro разряда регистра 8. В последнем цикле работы после сдвига 1 в разряд с номером сЛ регистра 8 решающш блок с номером сл начинает выполнять последнюю операцию в заданной последовательности и на его выходах в каждом

последующем такте присутствуют очередные разряды окончательного результата; так как в исходном состоянии в регистре 6 конца операции записана

1 В разряде с номером , то

0

5 после сдвига 1 в регистре 8 в разряд с номером ci блок 7 сравнения кодов выдает на управляющий вход блока 4 формирования результата сигнал, соответствующий равенству

0 ко/нов, который иницрп1рует начало работы блока 4. В этом случае очередные разряды окончательного результата с выходов блока 1 с номером о через коммутатор 3, которым управляет регистр 6, поступают на информационные вход1)1 блока 4, где осуществляется преобразование последо- нательного избыточного кода результата в неизбыточный параллельный код, и поступают на вход блока 5 регистрации ошибок для анализа правильности работы устройства. В случае обнаружения ошибки сигнал с блока 5 поступает на шину 12.

Реши ,;щие блоки

1 J ... (т.е.

с нечетными номерами) функционируют таким образом, что цифры кода результата для каждого блока удовлетворяют требованиям: после каждой цифры 1

следует -1 (не более двух -1 Подряд). Решающие блоки г, 1 ... (т.е. с четными номерами) фуикцио1П1руют таким образом, что после каждой цифры результата -1 следует 1 (не более двух

1 подряд).

В случае нечетного N цепочка решающих блоков 1 лополняется до четного числа решающим блоком 1 выполняющим

функцию , выход которого подключется к входам решающего блока 1 .

Цифры 1, О, Т на входах и выхода блоков 1 , 1., ... представлены сиг- налами на двух шинах соответственно виде 10, 00, 01. Цифры на входах и выходах решающих блоков 1 , 1 ... представлены сигналами на двух шинах соответственно 01, 00, 10.

Блок 5 регистрации ошибок подключен к выходам коммутатора 3 для анализа цифр кода результата. В зависимости от номера разряда (нечетный или четный), т.е. оттого с какого из решающих блоков 1 К 2 1 ....поступают цифры кода результата, элементы И 15-18 и ИЛИ 19,23 пропускают цифры результата соответ- ственно в представлении 01, 00, 10 или 10, 00, 01 (первый разряд соответствует входу 28, второй - 29). Цепочка, состоящая из D-триггеров 24, 27 и элемента И 25, обнаруживает в коде контролируемого результата три подряд Т или 1 (в зависимости от номера d разряда), RS-триггер 20 и элемент 21 позволяет обнаружить два положительных или отрицательных разряда без -1 или 1 между ними соответственно. Элемент И 22 обнаруживает одновременное появление в коде контролируемого результата положительных и отрицательных разрядов. Сигналы ошибок с элементов И 21, 22, 25 поступают на входы элемента ИЛИ 26, выход которого является выходом блока 5.

Формула изобретения

Арифметическое устройство для выполнения операций над несколькими числами по авт.св. № 662936, о т- личающееся тем, что, с целью повышения достоверности выполнения операций последовательного умножения, деления и сложения, в)1пол няемых начиная со старших разрядов операндов, оно содержит блок регистрации ошибок, информационный вход которого соединен с выходом коммутатора, тактирующий вход и группа адресных входов блока регистрации ошибок подключены соответственно к четвертому выходу блока синхронизации и группе выходов регистра конца операции, а выход ошибки опока регистра

5 о 5 о

5

0

5

0

ции ошибок является выходом ошибки устройства, причем блок регистрации ошибок содержит семь элементов И, пять элементов ИЛИ и три триггера, при этом входы первого и второго элементов ИЛИ соединены соответственно с нечетными и четными адресными входами группы адресных входов блока регистрации ошибок, первый и второй входы и выход первого элемента И подключены соответственно к первому разряду информационного входа блока регистрации ошибок, выходу первого элемента ИЛИ и первому входу третьего элемента ИЛИ, первый и второй входы и выход второго элемента И соединены соответственно с вторым разрядом информационного входа блока регистрации ошибок, выходом второго элемента ИЛИ и вторым входом третьего элемента ИЛИ, выход которого подключен к установочному входу первого триггера, первый и второй входы и выход третьего элемента И соединены соответственно с первым разрядом информационного входа блока регистрации ошибок, выходом второго элемента ИЛИ и первым входом четвертого элемента ИЛИ, первый и второй входы и выход четвертого элемента И подключены соответственно к второму разряду информационного входа блока регистрации ошибок, выходу первого элемента ИЛИ и -второму входу четвертого элемента ИЛИ, выход третьего элемента ИЛИ соединен также с первыми входами пятого и шестого элементов И, выходы которых подключены соответственно к первому и второму входам пятого элемента ИЛИ, второй вход пятого элемента И соединен с прямым выходом первого триггера, выход четвертого элемента ИЛИ подключен к входу сброса первого триггера, информационному- входу второго триггера, второму входу шестого элемента И и первому входу седьмого элемента И, второй и третий входы и выход которого соединены соответственно с прямыми Выходами второго и третьего триггеров и тре- тьим входом пятого элемента ИЛИ, выход KfjToporo является выходом блока реги ..трации ошибок, информационный г;ход третьего триггера подключен к прямому выходу второго триггера, а синхровходы всех триггеров сог динены t тактирующим блока регистрации ошибок.

Кблокап Jj...

Фие.З

Составитель И. Хазова Редактор Н. Слободяник Техред А.Кравчук Корректор М. Цемчик

5191/48

Тираж 670Подписное

ВНШПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Изобретение относится к вычислительной технике. Целью изобретения является повышение достоверности контроля операций последовательного Умножения, деления и сложения, выполняемых величин со старших разрядов. С этой целью в устройство, содержащее согласно основному изобретению решающие (операционные) блоки 1,, 1, ... 1 , блок 2 синхронизации, 1А.N коммутатор 3, блок 4 формирования результата, рЕгистр 6 конца операции, блок 7 сравнения кодов, регистр 8 задержсдвига и элементы 9, ...9, ки, введен блок 5 регистрации ошибок, первый и второй информационные входы которого соединены с выходом коммутатора 3, а тактирующий вход и группа адресных входов блока 5 подключены соответственно к четвертому выходу блока 2 и группе выходов регистра 6. 3 ил. с S (Л 00 4 00 00 ьо N3 гч . J