Устройство для сдвига с самоконтролем Советский патент 1987 года по МПК G11C19/00 G11C29/00 

11

Изобретение относится к вычислительной технике и может быть использовано, например, при построении линий, задержки для цифровых фильтров.

Цель изобретения - повышение достоверности работы устройства.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство для сдвига с самоконтролем содержит га одноразрядных модулей памяти 1, счетчик 2 с коэффициентом пересчета п (п - емкость одноразрядного модуля памяти, m п - задержка регистра сдвига в тактах), 1П+1 буферных триггеров (БТ) 3, делитель 4 с коэффициентом деления m п + входной 5 и выходной 6 D-триггеры, элемент НЕ 7, элемент И 8 и сумматор 9 по модулю два. На чертеже показаны также информационные входы 10 и выход 11, первый 12 и второй 13 тактовые входы, контрольный выход 14 устройства, шина 15 нулевого потенциала Тактовые импульсы на входах 12 и 13 имеют период Т, длительность Т/2, причем импульсы ТИ2 (вход 13) опережают .импульсы ТИ1 (вход 12) на Т/4„

Устройство для сдвига функционирует следующим образом.

Допустим, что в первом такте работы устройства на адресные входы модулей памяти 1 с выходов счетчика 2 поступает код, соответствующий выбору ячеек с номером О, т.е. счетчик 2 находится в нулевом состоянии.Кро

ме того, предположим, что в этом такте работы устройства на первом выходе делителя 4 присутствует первый отрицательный импульс, по длительности и положению совпадающий с положительным полупериодом сигнала на входе 13. Бит информации, поступающий на вход 10 устройства в первом такте, будем считать первым. Этот бит .положительным фронтом тактового импульса ТИ1 на входе 13 записывается в БТ 3 , положительным (задним) фронтом импульса с первого выхода делителя 4 этот же бит информации записывается во входной D-триггер 5, где хранится до прихода положительного фронта второго Идмпульса с первого выхода делителя 4 (этот импульс вырабатывается в (mn+ 1)-м такте). Затем при ТИ1 1 первый бит записывается в ячейку с номером О модуля памяти 1, . Во втором такте выбраны ячейки с номером 1 модулей памяти 1 и т.д. В (п+1)-м

такте счетчик 2 возвращается в нулевое состояние, на вход устройства поступает (п+1)-й бит информации и вновь выбирается ячейка с номером 0. При этом первый бит информации при ТИ1 О считывается из модуля памяти 1, и положительным фронтом тактового импульса ТИ2 записывается в БТ 3, с выхода которого при ТИ1 1 переписывается в ячейку с номером О модуля памяти 1. В (2п+1)-м такте первый бит с выхода БТ 3, при ТИ1 1 переписывается в ячейку с номером О модуля памяти 1 и т.д. В п т-м такте

5 первый бит при ТИ1 0 считывается из модуля памяти 1, положительным фронтом тактового импульса ТИ2 переписывается в БТ 5 тч и поступает на выход устройства. Второй бит информа0 ции во втором такте записывается в ячейку с номером 1 модуля памяти 1 , в (п+2)-м такте - в БТ 3 и с его выхода в ячейку с номером 1 модуля памяти 1,j и т.д. и в (пт+1)-м такте

5 поступает на выход устройства; п-й бит информации в указанном выше порядке последовательно проходит ячейки с номером п-1 модулей памяти 1 и в (пт + п-1)-м такте поступает на выход устройства. Затем указанный процесс продвижения информации по

0

l.-l.

повтояченкам модулей памяти ряется.

Таким образом, на выходе реализу5 ется функция последовательного п га- разрядного регистра сдвига, причем сигнал на выходе БТ 3 , (где , т) оказывается задержанным по отношению к сигналу на выходе БТ 3, на i п так0 тов, что позволяет использовать данное устройство в качестве линии задержки с отводами для цифрового фильтра.

Первый бит информации в пга-м так5 те с выхода устройства положительным фронтом тактового импульса ТИ1, про- инвертированного элементом НЕ 7, записывается в выходной D-триггер 6,. где хранится до конца (пга+1)-го так0 та. Выходные сигналы входного 5 и выходного 6 D-триггеров поступают на входы сумматора 9 по модулЮ два, который в случае их несовпадения вырабатывает сигнал 1. Если ячейка с

5 номером О какого-либо из модулей памяти 1 неисправна, то в (пга+1)-м такте на входах злем.ента И 8 одновременно присутствует сигнал 1 с выхода сумматора 9 по модулю два и положи

тельный импульс с второго выхода делителя 4, в результате чего на выходе элемента И 8, являющимся контрольным выходом устройства, вырабатывается сигнал ошибки в виде положительного импульса, совпадающего по положению и длительности с импульсом на первом выходе делителя 4. В этом же (пт+О-м такте положительным фронтом второго импульса с первого выхода делителя 4 во входной D-триггер 5 записывается (пт+1)-й бит информации который в указанном выше порядке последовательно проходит ячейки с номером 1 модулей памяти 1 и по аналогии с описанным выше контролируется исправность ячеек с номером 1. Далее этот процесс повторяется для ячеек с остальными номерами, в результате чего за время (тп+1)п тактов контролируется исправность всех ячеек всех моделей памяти.

Формула 1 зобре.тения

Устройство для сдвига с самоконтролем, содержащее m одноразрядных модулей памяти, т+1 буферных триггеров и счетчик с коэффициентом пересчета п (п - емкость одноразрядного модуля памяти, nm - задержка устройства для сдвига в тактах), причем,входы разрешения выборки одноразрядных модулей памяти соединены с шиной нулевого потенциала устройства, а входы разрешения записи и вход счетчика являются первым тактовым входом устСоставитель А.Дерюгин Редактор М.Андрушенко Техред И.Попович Корректор М.Шароши

5570/51

Тираж 588Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4

10

15

52535

ройства, выходы счетчика соединены с адресными входами одноразрядных модулей памяти, информационные вход и выход i-ro одноразрядного модуля памяти (, га) соединены соответственно с выходом i-ro и с D-входом (i+1)-ro буферного триггера, D-вход первого и выход последнего буферных триггеров являются соответственно информационными входом и выходом устройства, С-входы буферных триггеров являются вторым тактовым входом устройства, отличающееся тем, что, с целью повьшгения достоверности работы устройства, в него введены делитель с коэффициентом деления тп+1, входной и выходной D- триггеры, сумматор по модулю два, элемент НЕ и элемент И, причем вход делителя соединен с С-входом буферного триггера, а первый выход - с С-входом входного D-триггера, D-вход которого соединен с D-входом первого

25 буферного триггера, а выход - с первым входом сумматора по модулю два, второй вход которого соединен с выходом выходного D-триггера, D-вход которого соединен с выходом послед30 него буферного триггера, а С-вход - с выходом элемента НЕ, вход которого соединен с входом разрешения записи первого одноразрядного модуля памяти, выход сумматора по модулю два соединен с первым входом элемента И, второй вход которого соединен с вторым выходом делителя, а выход является контрольным выходом устройства.

20

35

Изобретение относится к вычислительной технике и может быть использовано, например, при построении линий задержки для цифровых фильтров. Изобретение позволяет повысить достоверность работы регистра сдвига, реализованного на основе га одноразрядных модулей памяти 1 и счетчика 2 с коэффициентом пересчета п, путем контроля правильности его функционирования (п - емкость одноразрядного модуля памяти; m п - задержка устройства для сдвига в тактах). Контроль производится путем сравнения выходной информации устройства, задержанной на один такт выходным D-триггером 6, с информацией, поступающей на вход устройства и задержанной на m п -( 1 тактов входным D-триггером 5 и делителем 4. Сравнение производится сумматором 9 по модулю два. Время, необходимое для контроля исправности всех модулей памяти, составляет (т п+ 1) п тактов. 1 ил. (Л ел ю сд САЭ СП