Запоминающее устройство Советский патент 1987 года по МПК G11C11/40 

136

Изобретение относится к запоминающим устройствам на биполярных транзисторах.

Цель изобретения - повышение надежности функционирования устройства.

lia чертеже изображена принципиальная электрическая схема запоминающего устройства.

Устройство содержит элемент 1 па

мяти, блок-2 компенсации разброса параметров элемента памяти, источник 3 тока, первый 4 и второй 5 ключевые транзисторы, первый 6 и второй 7 нагрузочные резисторы, первый 8 и второй 9 ограничительные диоды, вход 10 выборки устройства, первый 11 и второй 12 токоограничительные транзисторы, третий 13 и четвертый 14 нагрузочные резисторы, третий ограничительный диод 15, резистор 16 базового смещения, вход 17 напряжения смещения, информационнЪш входы/выходы 18 и 19 устройства.

Устройство работает следующим образом.

В режиме записи информации выборка нужного элемента 1 памяти осуществляется путем повышения потенциала на входе 10 выборки соответствующей строки и включения тока записи в один из информационных входов/выходов 18 и 19 соответствующего

В режиме считывания информации выборка строки матрицы, содержащей нужный элемент 1 памяти, осуществляется так же, как в режиме записи, на входе 17 напряжения смещения устанавливается уровень, равный уровню на входе 10 выборки выбранной строки матрицы, а для выборки нужного столб15 Ца матрицы в соответствующие информационные входы/выходы 18 или 19 устройства включаются токи считывания. Ток считывания, включенный в узел, соответствующий эмиттеру управления

20 транзистора 4 или 5 выбранного элемента 1 памяти с низким уровнем напряжения на базе, протекает в эмиттере соответствующего токоограничитель- ного транзистора 11 или 12 блока 2ком

25 пенсации разброса параметров элемента памяти, так как в момент включения тока считывания этот токоограни- чительный транзистор 11 или 12 имеет самый высокий базовый потенциал, что

30 сохраняется и после, так как падение напряжения за счет протекания тока . считывания во включенных в коллекторную нагрузку токоограничительных транзисторах 11 и 12, последовательстолбца матрицы. Ток записи включает- 35 ° соединенных третьем 13 и четверся в тоФ информационный вход/выход 18 и 19 выбираемого столбца матрицы, к которому подключен эмиттер управления ключевого транзистора 4 или 5 элемента 1 памяти, у которого в соответствии с поступающей информацией в результате записи на базе должен установиться высокий потенциал. Уровень на входе напряжения смещения равен уровню напряжения на входах 10 выборки невыбранных строк матрицы. Этот уровень напряжения в режиме записи информации лежит ниже нижнего уровня напряжений на базах ключевых

40

45

том 14 нагрузочных резисторах ограничено напряжением на третьем ограничительном диоде 15, а базовый потенциал токоограничительных транзисторов 11 и 12 снимается со средней точки делителя напряжения, образованного третьим 13 и четвертым 14 нагрузочными резисторами. Ток считывания, включенный в узел, соответствующий ключевому транзистору 4 или 5 выбранного элемента 1 памяти с высоким базовым потенциалом, после завершения формирования уровня напряжения на базах токоограничительных транзистотранзисторов 5 и 4 выбранного элемен-gg ров 11 и 12 соответствующего блока 2 та 1 памяти. Таким образом, среди компенсации разброса параметров элеключевых 4 и 5 и токоограничительных 11 и 12 транзисторов, эмиттеры которых подключены к информационному входу-выходу 18 или 19 устройства с включенным током записи, самый высокий потенциал на базе у ключевого транзистора 4 или 5 выбранного элемента памяти 1 при любом его состоя0

ток записи ответвляется в эмиттер управления этого транзистора, что приводит к переключению выбранного элемента 1 памяти в требуемое состояние.

В режиме считывания информации выборка строки матрицы, содержащей нужный элемент 1 памяти, осуществляется так же, как в режиме записи, на входе 17 напряжения смещения устанавливается уровень, равный уровню на входе 10 выборки выбранной строки матрицы, а для выборки нужного столб5 Ца матрицы в соответствующие информационные входы/выходы 18 или 19 устройства включаются токи считывания. Ток считывания, включенный в узел, соответствующий эмиттеру управления

0 транзистора 4 или 5 выбранного элемента 1 памяти с низким уровнем напряжения на базе, протекает в эмиттере соответствующего токоограничитель- ного транзистора 11 или 12 блока 2ком5 пенсации разброса параметров элемента памяти, так как в момент включения тока считывания этот токоограни- чительный транзистор 11 или 12 имеет самый высокий базовый потенциал, что

0 сохраняется и после, так как падение напряжения за счет протекания тока . считывания во включенных в коллектор- ную нагрузку токоограничительных транзисторах 11 и 12, последователь ° соединенных третьем 13 и четвер

том 14 нагрузочных резисторах ограничено напряжением на третьем ограничительном диоде 15, а базовый потенциал токоограничительных транзисторов 11 и 12 снимается со средней точки делителя напряжения, образованного третьим 13 и четвертым 14 нагрузочными резисторами. Ток считывания, включенный в узел, соответствующий ключевому транзистору 4 или 5 выбранного элемента 1 памяти с высоким базовым потенциалом, после завершения формирования уровня напряжения на базах токоограничительных транзистомента памяти целиком протекает в выбранный элемент 1 памяти. В результате описанного распределения токов 55 считывания на информационных входах/ выходах 18 и 19 выбранного столбца матрицы формируются логические напряжения. На входах/выходах 18 и 19, .где ток считывания протекает в эмит313

тер токоограничителъного транзистора 11 или 12 блока 2 компенсации разброса параметров элемента памяти, формируется напряжение низкого логического уровня, а на других информационных входах/выходах 18 и 19 формируется .напряжение высокого логического уровня.

Блок 2 компенсации разброса параметров элемента памяти предотвращает включение хотя бы части тока считы- рания в закрытый ключевой транзистрр 4 или 5 выбранного элемента 1 памяти, которое может привести к само- произвоЛьному его опрокидыванию. Надежность функционирования запоминающего устройства в режиме считывания информации определяется соотношением уровней напряжений на базах ключевых транзисторов 4 и 5 выбранного элемента памяти и уровня на базах токоогра- ничительных транзисторов 11 и 12 блока 2 выбранного столбца матрицы. В наиболее благоприятном случае этот уровень занимает среднее положение между высоким и низким базовыми уровнями в выбранном элементе 1 памяти, при этом достигается оптимальное соотношение между величиной логического перепада напряжений на информационных входах/выходах 18 и 19 и помехоустойчивостью выбранного элемента 1 памяти. Для обеспечения такого соотношения уровней оВ устройстве достаточно эквивалентности по электрическим параметрам токоограничительных транзисторов 11 и 12 блока 2 компенсации разброса параметров элемента памяти частям, содержащим первые эмиттеры управления ключевых транзисторов 4 и 5 элементов 1 памяти, третьих ограничительных диодов 15 блока 2 диодам 8 и 9 элементов 1 памяти и равенства номинальных сопротивлений резисторов 13 и 14 блока 2 половине номинального сопротивления нагрузоч- ных резисторов 6 и 7 элементов 1 памяти, а номинальное сопротивление резистора 16 базового смещения должно быть равным одной четвертой номинального сопротивления нагрузочных резисторов 6 и 7.

Изобретение позволяет повысить надежность функционирования запоминающих устройств, содержащих в качестве накопителя информации матрицу элементов памяти ЭСЛ-типа с диодно-ре- зистивными коллекторными нагрузками,

0

причем достигаемый положительный эффект тем выше, чем меньше степень насыщения транзисторов в выбираемых элементах памяти.

Формула изобретения

Запоминающее устройство, содержащее п источников тока, тп блоков компенсации разброса параметров элемента памяти, матрицу, состоящую изп хm элементов памяти (где пит- число строк и столбцов соответственно), i-й элемент памяти (,т) состоит

из первого и второго ключевых транзисторов с эмиттерами управления и хранения, первого и второго нагрузочных резисторов, первого и второго ограничительных диодов, первые выводы

первого и второго нагрузочных резисторов и аноды первого и второго ограничительных диодов i-ro элемента памяти j-и строки (J 1, п)объединены и являются J-M входом выборки строки

устройства, второй вывод первого нагрузочного резистора и катод первого ограничительного диода подключены к коллектору первого ключевого транзистора и базе второго ключевого транзистора, второй вывод второго нагрузочного резистора и катод второго ограничительного диода подключены к коллектору второго ключевого транзистора и базе первого ключевого транзистора, эмиттеры хранения ключевых транзисторов i-ro элемента памятиj-и строки объединены и подключены к первому выводу j-ro источника тока, i-й блок компенсации разброса параметров

элемента памяти состоит из первого

и второго токоограничительных транзисторов, третьего нагрузочного резистора, третьего ограничительного диода, первый вывод третьего нагрузочного резистора и анод третьего ограничительного диода всех блоков компенсации разброса параметров элемента памяти объединены и подключены к входу напряжения смещения устройства, в i-M блоке компенсации разброса параметров элемента памяти базы токоограничительных транзисторов объединены, эмиттеры токоограничительных транзисторов i-ro блока компенсации разброса параметров элемента памяти подключены к эмиттерам управления соответствующих ключевых транзисторов всех ячеек i-го столбца матрицы элементов памяти и явля-

5 1361630б .

ются i-ми информационными входами-четвертого нагрузочных резисторов

выходами устройства, о т л и ч а ю-и резистора базового смещения объещ е а с я тем, что, с целью повыше-динены, первый выход четвертого нания надежности функционирования уст-грузочного резистора, катод третьего

ройства, в 1-й блок компенсации раз-ограничительного диода и коллектора

броса параметров элемента памятитокоограничительных транзисторов

i-ro- столбца введен четвертый нэгру-объединены, первый вывод резистора

зочный резистор, резистор базовогобазового смещения подключен к базам

смещения, вторые выводы третьего токоограничительных транзисторов.

Изобретение относится к запоминающим устройствам на биполярных транзисторах. Цель изобретения - по вышение надежности функционирования устройства. Поставленная цель осуществляется введением третьего и четвертого нагрузочньгх резисторов 13, 14, резистора 16 базового смещения и третьего ограничительного диоДа 15. Это позволяет повысить степень соответствия уровня напряжения на базах токоограничительных транзисторов 11 и 12 и уровней напряжения на базах ключевых транзисторов 4 и 5 выбранного элемента памяти 1 за счет достижения зквивалентности режимов работы компонентов, формирующих эти напря- жения. 1 ил. с iS W ttHtpopHOniuiHnHe SxoStt ISbifofti