Оперативное запоминающее устройство Советский патент 1990 года по МПК G11C11/40 

его базовый и коллекторный токи приб- 45 потенциалов, в соответствии с состоянием выбранного элемента 23 памяти. Включение токов считывания во вторые коллекторы транзисторов 24 и 25 выбранного элемента 23 памяти приводит к соответствующему увеличению токов баз и первых коллекторов этих транзисторов, что несколько изменяет сте пень насыщения открытого транзистора 24 или 25. Поэтому для обеспечения необходимой устойчивости выбранного элемента 23 памяти для величин токов считывания и хранения должно быть выполнено определенное соотношенир

лизительно равны,в результате чего потенциал его первого коллектора ниже базового и, поступая на базу другого транзистора 24 и 25, запирает его.

В режиме считывания информации требуемая строка матричного накопителя 1 выбирается посредством повышения потенциала на соответствующей шине 28. Для выборки нужного столбца матричного накопителя 1 на соответствующий вход 13 выборки поступает высокий логический уровень напряжения. Уровни напряжений, поступаюпотенциалов, в соответствии с состо

янием выбранного элемента 23 памяти. Включение токов считывания во вторые коллекторы транзисторов 24 и 25 выбранного элемента 23 памяти приводит к соответствующему увеличению токов баз и первых коллекторов этих транзисторов, что несколько изменяет степень насыщения открытого транзистора 24 или 25. Поэтому для обеспечения необходимой устойчивости выбранного элемента 23 памяти для величин токов считывания и хранения должно быть выполнено определенное соотношенир

В режиме записи информации для оп рокидывания выбранного элемента 23 памяти необходимо вывести из насыщения прежде открытый транзистор 24 или 25 и прекратить протекание в его базу тока коллектора соответствующего транзистора 26 или,27. Для этого достаточно значительно повысить ток во втором коллекторе транзистора 24 или 25 с низким базовым потенциалом в предшествующем состоянии, при этом в его коллектор полностью ответвляется ток соответствующего транзистор 26 и 27 и ток в базе ранее открытого транзистора 24 и 25 прекращается. Дл ускорения процесса запирания транзистора 24 и 25 целесообразно полностью отключить ток из его второго коллектора. Для осуществления данного процесса на одном из информационных входов 16 и 17, в соответствии с записываемыми данными, уровень напряжения опускается ниже высокого уровн на входе 13 выборки, соответствующем выбранной паре разрядных шин 8. При этом ток соответствующего источника 4 или 5 тока записи отключается из транзистора 14 или 15 блока 3 записи и ответвляется в нужную разрядную шину 8. Высокий потенциал на коллекторе транзистора 14 или 15 с низким потенциалом на базе через соответствующий транзистор связи 20 или 21 поступает на базу потенциалозадаю- щего транзистора 11 или 12 выбранного элемента 2 и отпирает его, так как высокий уровень напряжения на базе транзисторов 11 и 12 лежит выше высокого уровня напряжений на базах транзисторов 24 и 25 выбранного элемента 23 памяти. Таким образом, в разрядной шине 8, соответствующей ранее закрытому транзистору 24 и 25, протекает суммарный ток источников 4, 6 или 5, 7, а из второй шины 8 ток полностью отключается.

Формула изобретения

Оперативное запоминающее устройство, содержащее матричный накопитель, элементы выборки, каждый из- которых состоит из двух потенциало- задающих транзисторов, эмиттеры ко0

торых подключены к соответствующим первой и второй разрядным шинам матричного накопителя, два источника тока считывания, первые выводы которых подключены к шине питания устройства, блок записи, состоящий из двух ключевых транзисторов, двух транзисторов связи, двух источников тока записи, двух нагрузочных резисторов, первые выводы которых соединены с базами первого и второго транзисторов связи соответственно и с коллекторами первого и второго ключе5 вых транзисторов соответственно, базы которых являются информационными входами устройства, а эмиттеры соединены с первыми выводами первого и , второго источников тока записи соот0 ветственно, вторые выводы которых подключены к шине питания устройства, эмиттеры второго и первого транзисторов связи соединены с базами первых и вторых потенциалозадаюших

5 транзисторов элементов выборки соответственно, коллекторы транзисторов связи подключены к шине нулевого потенциала устройства, отличающееся тем, что, с целью снижения потребляемой мощности, устройство содержит в каждом элементе выборки два транзистора выборки, коллекторы которых соединены с эмиттерами соответственно первого и второго потенциале задающих транзисторов данного элемента выборки, коллекторы первого и второго потенциалозадающих транзисторов соединены с вторыми выводами первого и второго нагрузочных резисторов и подключены к шине нулевого потенциала устройства, базы транзисторов выборки в каждом элементе выборки объединены и являются входами выборки соответствующих разрядов устройства, первые эмиттеры первых и вторых транзисторов выборки всех элементов выборки соответственно соединены с первыми выводами первого и второго источников тока записи, а вторые эмиттеры первых и вторых транзисторов выборки всех элементов выборки соответственно соединены с вторыми выводами первого и второго источников тока считывания.

0

5

0

5

0

Изобретение относится к вычислительной технике и предназначено для использования в запоминающих устройствах на биполярных транзисторах. Целью изобретения является снижение потребляемой мощности устройства. В каждом элементе 2 выборки содержатся два транзистора 9, 10 выборки, с соответствующими связями. Транзисторы 9, 10 осуществляют коммутацию токов записи, задаваемых источниками 4,5, в разрядные шины 8 матричного накопителя 1. При этом токи источников 4,5 одновременно используются для снижения потенциалов на базах транзисторов 20, 21, что позволяет отказаться от дополнительных источников тока. 1 ил.