Запоминающее устройство Советский патент 1992 года по МПК G11C11/40 

и 5. За счет этого обеспечивается компенсация дестабилизирующих воздействий внешних факторов при эксплуатации и отклонений от

номинальных технологических при производстве, 2 ил.

процессов

Изобретение относится к вычислительной технике, а именно к запоминающим ус010 тройствам на биполярных транзисторах. Целью изобретения является повышение быстродействия и надежности устройства. Поставленная цель достигается тем, что запоминающее устройство содержит второй ограничительный диод 21, третий и четвертый нагрузочные резисторы 17 и 18 с соответствующими связями. В блоке 12 компенсации разброса параметров, резисторы 15-19 равны или кратны по сопротивлению нагрузочным резисторам 4 и 5 элементов 1 памяти, что позволяет использовать в блоках 12 резисторы, структура которых, а следовательно, и уход параметров полностью идентичны структуре и уходу параметров резисторов 4 & Ё VJ ся 00 Ј

Изобретение относится к вычислительной технике, а именно к запоминающим устройствам на биполярных транзисторах.

Известны запоминающие устройства, содержащие в качестве накопителя информации матрицу элементов памяти, каждый из которых состоит из двух транзисторов с перекрестно связанными базовыми и коллекторными выводами.

Недостатком указанных устройств является их низкая надежность функционирования, связанная с наличием возможности рассогласования уровней напряжений в элементах памяти и уровня опорного напряжения считывания при разбросе параметров элементов памяти.

Наиболее близким к предлагаемому является запоминающее устройство, содержащее элементы памяти, каждый из которых состоит из двух ключевых транзисторов, двух нагрузочных резисторов, первого и второго ограничительных диодов, катоды которых соединены с первыми выводами первого и второго нагрузочных резисторов соответственно, базами второго и первого ключевых транзисторов соответственно и коллекторами первого и второго ключевых транзисторов соответственно, первые эмиттеры которых объединены и являются выводом питания элемента памяти, анод первого ограничительного диада является входом выборки элемента памяти и соединен с анодом второго ограничительного диода и вторыми выводами первого и второго нагрузочных резисторов, вторые эмиттеры первых и вторых ключевых транзисторов всех элементов памяти подключены к первой и второй разрядным шинам устройства соответственно, блок компенсации разброса параметров, состоящий из двух ключевых транзисторов, первого ограничительного диода, двух нагрузочных резисторов и компенсирующего резистора, первый вывод которого соединен с базами первого и второго ключевых транзисторов, эмиттеры которых подключены к первой и второй разрядным шинам устройства соответственно, коллекторы ключевых транзисторов соединены с катодом первого ограничительного диода, анод которого является входом выборки устройства и соединен с первым выводом первого нагрузочного резистора, второй вывод

которого соединён с первым выводом второго нагрузочного резистора и вторым выводом компенсирующего резистора, второй вывод второго нагрузочного резистора соединен с катодом первого ограничительного диода.

Функциональная надежность устройства-прототипа достигается за счет эквивалентности блока компенсации параметров и

элементов памяти, что позволяет получить высокую степень соответствия уровня опорного напряжения на базах ключевых транзисторов блока компенсации параметров уровня логических напряжений на базах

ключевых транзисторов в выбранном элементе памяти. Конструкция блока компенсации разброса параметров такова, что взаимное расположение уровня опорного напряжения и логических напряжений в

элементе памяти стабильно в условиях различных дестабилизирующих воздействий в установившемся режиме считывания, однако нарушается при переходном процессе во время смены элемента памяти. Это приводит к снижению быстродействия особенно в случае, когда переключение ранее выбранного элемента памяти в режим хранения происходит быстрее, чем процесс выборки нового элемента памяти. При этом в течение

достаточно длительного периода времени уровень на базах ключевых транзисторов блока компенсации параметров, сохраняя свое положение, установившееся в статическом режиме, оказывается выше логических

уровней в преждевыбранном элементе памяти, уже перешедшем в режим хранения, и в еще не выбранном подлежащем считыванию элементе памяти. На разрядных шинах запоминающего устройства в течение

этого периода устанавливаются одинаковые уровни напряжений, формируемые ключевыми транзисторами блока компенсации разброса параметров, что и приводит к увеличению задержки появления нового информационного сигнала.

Кроме того, в устройстве-прототипе большое различие номинальных сопротивлений резисторов элементов памяти и блока компенсации разброса параметров. В этом

блоке нагрузочные резисторы и компенсирующий резистор должны быть меньше нагрузочных резисторов элементов памяти

примерно в два и четыре раза соответственно. При некоторых вариантах реализации устройства прототипа по интегральной технологии это приводит к снижению надежности работы запоминающего устройства, которое заключается в повышении чувствительности устройства к внешним воздействиям при эксплуатации и к отклонениям от номинального технологического процесса при производстве, что обусловлено различием зависимостей сопротивлений резисторов элемента памяти и блока компенсации разброса параметров от внешних воздействий и технологических отклонений.

Целью изобретения является повышение быстродействия и надежности устройства.

Поставленная цель достигается тем, что в запоминающем устройстве, содержащем элементы памяти, каждый из которых состоит из двух ключевых транзисторов, двух нагрузочных резисторов, первого и второго ограничительных диодов, катоды которых соединены с первыми выводами первого и второго нагрузочных резисторов соответственно, базами второго и первого ключевых транзисторов соответственно и коллекторами первого и второго ключевых транзисторов соответственно, первые эмиттеры которых объединены и являются выводом питания элемента памяти, анод первого ограничительного диода является входом разброса элемента памяти и соединен с анодом второго ограничительного диода и вторыми выводами первого и второго нагрузочных резисторов, вторые эмиттеры первых и вторых ключевых транзисторов всех элементов памяти подключены к первой и второй разрядным шинам устройства соответственно, блок компенсации разброса параметров, состоящий из двух ключевых транзисторов, первого ограничительного диода, двух нагрузочных резисторов и компенсирующего резистора, первый вывод которого соединен с базами первого и второго ключевых транзисторов, эмиттеры которых подключены к первой и второй разрядным шинам устройства соответственно, коллектор первого ключевого транзистора соединен с катодом первого ограничительного диода, анод которого является входом выборки устройства и соединен с первым выводом первого нагрузочного резистора, второй вывод которого соединен с первым выводом второго нагрузочного резистора, в блок компенсации разброса параметров введены третий и четвертый нагрузочные резисторы, второй ограничительный диод, анод которого соединен с анодом первого ограничительного диода, вторым выводом

компенсирующего резистора и первым выводом третьего нагрузочного резистора, второй вывод которого соединен с коллектором первого ключевого транзистора и первым выводом четвертого нагрузочного резистора, второй вывод которого соединен с базой первого ключевого транзистора и вторым выводом второго нагрузочного резистора, первый вывод которого соединен с

0 коллектором второго ключевого транзистора и катодом второго ограничительного диода.

На фиг.1 изображена принципиальная электрическая схема запоминающего уст5 ройства; на фиг,2 - временные диаграммы логических напряжений в элементах памяти и блоках компенсации разброса параметров при смене элементов памяти в предлагаемом устройстве и устройстве-прототипе.

0 Запоминающее устройство содержит элементы 1 памяти, каждый из которых состоит из двух ключевых транзисторов 2 и 3, двух нагрузочных резисторов 4 и 5, первого и второго ограничительных диодов 6 и 7,

5 катоды которых соединены с первыми выводами первого и второго нагрузочных резисторов А и 5 соответственно, базами второго и первого ключевых транзисторов 3 и 2 соответственно и коллекторами первого и вто0 рого ключевых транзисторов 2 и 3 соответственно, первые эмиттеры которых объединены и являются выводом 8 питания элемента 1 памяти. Анод первого ограничительного диода 6 является входом 9 выборки

5 элемента 1 памяти и соединен с анодом второго ограничительного диода 7 и вторыми выводами первого и второго нагрузочных резисторов 4 и 5. Вторые эмиттеры первых и вторых ключевых транзисторов 2

0 и 3 всех элементов 1 памяти подключены к первой и второй разрядным шинам 10 и 11 устройства соответственно. В состав запоминающего устройства входит также блок 12 компенсации разброса параметров, со5 стоящий из двух ключевых транзисторов 13 и 14, четырех нагрузочных резисторов 15- 18, компенсирующего резистора 19 и двух ограничительных диодов 20 и 21. Первый вывод компенсирующего резистора 19 сое0 динен с базами первого и второго ключевых транзисторов 13 и 14, эмиттеры которых подключены к первой и второй разрядным шинам 10 и 11 устройства соответственно, а коллекторы соединены с катодами первого

5 и второго ограничительных диодов 20 и 21 соответственно, аноды которых соединены с первыми выводами первого и третьего нагрузочных резисторов 15 и 17, вторым выводом компенсирующего резистора 19 и является входом 22 выборки устройства.

Второй вывод первого нагрузочного резистора 15 соединен с первым выводом второго нагрузочного резистора 16 и катодом первого ограничительного диода 20. Второй вывод третьего нагрузочного резистора 17 соединен с первым выв одом четвертого нагрузочного резистора 18 и катодом второго ограничительного диода 21. Вторые выводы второго и четвертого нагрузочных резисторов 16 и 18 подключены к объединенным базам ключевых транзисторов 13 и 14

Запоминающее устройство работает следующим образом.

Каждый элемент 1 памяти представляет собой RS-триггер ЭСЛ-типа. В режиме хра- нения информации состояния триггеров- элементов 1 памяти - поддерживаются за счет протекания в них токов, поступающих в элементы 1 памяти через выводы 8 питания, В режиме записи информации выборка нужного элемента 1 памяти осуществляется посредством повышения потенциала на соответствующем входе 9 выборки. Для установки выбранного элемента 1 памяти в требуемое состояние в одну из разрядных шин 10 и 11 включается ток записи. Ток записи включается в ту разрядную шину 10 или 11, к которой подключен второй эмиттер ключевого транзистора 2 или 3 выбранного элемента 1 памяти, у которого в соответст- вии с поступающей информацией в результате записи на базе должен установиться высокий потенциал. Уровень напряжения на входе 22 выборки устройства равен напряжению на входах 9 выборки невыбран- ных элементов 1 памяти. Этот уровень в режиме записи информации лежит ниже нижнего уровня напряжения на базах ключевых транзисторов 2 и 3 выбранного элемента 1 памяти. Таким образом, среди транзисторов 2, 3, 13 и 14, эмиттеры которых подключены к разрядной шине 10 или 11с включенным током записи, самый высокий потенциал на базе имеет транзистор 2 или 3 выбранного элемента 1 памяти при любом его состоянии и, следовательно, ток записи ответвляется в эмиттер этого транзистора 2 или 3, что приводит к установке выбранного элемента 1 памяти в требуемое состояние. В режиме считывания информа- ции выборка элемента 1 памяти осуществляется так же, как в режиме записи. На входе 22 выборки устройства устанавливается напряжение, равное напряжению на входе 9 выборки выбранного элемента 1 па- мяти. В обе разрядные шины 10 и 11 включаются токи считывания, Ток считывания, включенный в узел, соответствующий второму эмиттеру транзистора 2 или 3 выбранного элемента 1 памяти с низким уровнем

напряжения на базе, протекает в эмиттере соответствующего ключевого транзистора 13 или 14 блока 12 компенсации разброса параметров, так как в момент включения тока считывания этот транзистор имеет самый высокий базовый потенциал. Ток считывания, включенный в узел, соответствующий транзистору 2 или 3 выбранного элемента 1 памяти с высоким базовым потенциалом, по завершении формирования уровня напряжения на базах транзисторов 13 и 14 полностью протекает в выбранный элемент 1 памяти. В результате описанного распределения токов считывания на разрядных шинах 10 и 11 формируются логические напряжения в соответствии с состоянием выбранного элемента 1 памяти. На шине 10 или 11, где ток считывания протекает в транзистор 13 или 14 блока

12компенсации разброса параметров, формируется напряжение низкого логического уровня, равное напряжению на базе транзисторов

13и 14 минус напряжение между базой и эмиттером соответствующего транзистора 13 или 14, а на другой разрядной шине 10 или 11 формируется напряжение высокого логического уровня, равное высокому базовому уровню в выбранном элементе 1 памяти минус напряжение между базой и эмиттером соответствующего транзистора 2 или 3.

Блок 12 компенсации разброса параметров выполняет две функции: формирование информационной разности потенциалов на разрядных шинах 10 и 11 и предотвращение включения хотя бы части тока считывания в закрытый транзистор 2 или 3 выбранного элемента 1 памяти, которое может привести к самопроизвольному его опрокидыванию. При формировании базового напряжения транзисторов 13 и 14 ток считывания, включенный в блок 12 компенсации параметров, разделяется на базовый и коллекторный токи проводящего его транзистора 13 или 14. Если это транзистор 13, коллекторный ток протекает в цепи из параллельно соединенных резистора 15 и диода 20, а если транзистор 14 - в цепи из резистора 17 и диода 21. Базовый ток транзисторов 13 и 14 при любой считываемой информации протекает в цепи из параллельно-последовательно соединенных резисторов 15-19. Такое распределение токов происходит вследствие того, что в условиях обычного для транзисторов 13 и 14 нормального активного режима, при котором коллекторный ток по величине превосходит базовый, открыт только тот из диодов 20 и 21, который подключен к коллектору транзистора 13 или 14, проводящего ток считывания.

Для объяснения принципа формирования базового напряжения транзисторов 13 и 14 выведены следующие выражения:

U61 U9-R4 б,

-идэп;

IW U22

Ri9 ( Ris + Rie) ( Цдбк - Rie e) rt4

RieRi9+(Ri5+Rie)(Ri6+Ri9) W где 11б1 и Ueo - соответственно высокий и низкий уровни на базах транзисторов 2 и 3 выбранного элемента 1 памяти;

Ug - напряжение на входе 9 выборки элемента 1 памяти, выбранного для считывания;

R4 - номинальное сопротивление нагрузочных резисторов 4 и 5 элементов 1 памяти;

Ris номинальное сопротивление первого и третьего нагрузочных резисторов 15 и 17 блока компенсации разброса параметров;

Rie номинальное сопротивление вто- рого и четвертого нагрузочных резисторов 16 и 18 блока 12;

Rig - номинальное сопротивление компенсирующего резистора 19;

1б - базовый ток открытых транзисторов 2 и 3 выбранного элемента 1 памяти и транзисторов 13 и 14 блока 12 компенсации разброса параметров;

идэп и УДБК - соответственно напряжения на открытом диоде 6(7) выбранного элемента 1 памяти и открытом диоде 20 (21) блока 12 компенсации разброса параметров;

Убк напряжение на базах транзисторов 13 и 14 блока 12 компенсации разброса параметров;

U22 - напряжение на входе 22 выборки устройства, в режиме считывания информации .

Из выражений (1), (2) и (3) видно, что положение уровня опорного напряжения 1)бк относительно уровней Uei и Ueo определяется соотношением номинальных сопротивлений рассматриваемых резисторов 15-19. Наиболее оптимальное выполнение обеих функций блоком 12 компенсации разброса параметров достигается, когда базовое напряжение транзисторов 13 и 14 - Убк - занимает среднее положение между высоким и низким уровнями напряжений в вы- бранном элементе 1 памяти, т.е. при 1)бк, равном полусумме Uei и Ueo:

U61+U60

- U9 -j ( идэп + R4 ).(4)

Тождественность выражений (3) и (4) достигается при обеспечении равенства соот- ветствущих коэффициентов при параметрах идэп, УДБК и le, так как в силу эквивалент

5

10 15

20

253035

4045 50

55

ности диодов б, 7 и 20. 21 идэггЦдБк и

U9-U22.

Ri9(Ris + Rie) rc-s

RieRig +()(Ri6 + RisJ 2

Rie(Ri9 +Ris +Rie)

Rie Rig + (Ris +Rie)(Rie + Rig)

2 Ri. (6)

Подстановкой выражения (5) в выражение (6) легко установить, что Rie равно . Следовательно, в блоке 12 компенсаций разброса параметров второй и четвертый нагрузочные регистры 16 и 18 должны быть эквивалентны первому и второму нагрузочным резисторам 4 и 5 элементов 1 памяти.

Уравнение (5) не имеет однозначного решения для Ris и Rig, получение которого требует введения дополнительных условий, В качестве такого условия может быть выдвинуто требование равенства эквивалентных сопротивлений резистивных цепей, шунтирующих ограничительные диоды 20 и 21, их аналогам в элементах 1 памяти - сопротивлению резисторов 4 и 5:

(R15+R16)(R16+R19)+R16R19 n Г7ч 15 (Rl5+Rie)(Rl5+Rl6+2Rie) -R4-W

Совместное решение уравнений (5) и (7) позволяет найти номинальное сопротивление остальных резисторов блока 12 компенсации разброса параметров: , Rig 3R4/2. Подставив найденные соотношения сопротивлений в выражения (3) и (4), легко установить тождественность их правых частей.

Запоминающее устройство допускает смену элементов 1 памяти в режиме считывания. При этом после того, как напряжение на преждевыбранном входе 9 опустится до такой степени, что высокий базовый уровень напряжения в преждевыбранном элементе 1 памяти сравняется с уровнем напряжения на базах транзисторов 13 и 14, ток считывания, ранее полностью протекавший в элементе 1 памяти, начинает ответвляться в блок 12. В результате появления дополнительного тока в резисторах 16, 18 и 19 снижается уровень базового напряжения транзисторов 13 и 14. Минимальный уровень этого напряжения достигается, когда в блоке 12 протекают оба тока считывания:

I,, ,. 2Р19(ЦдБК +R16 б) /дл Убкмин - Ug R16+2Ri9 W

Подставив в выражение (8) найденные выше соотношения номинальных сопротивлений резисторов, легко установить, что Убкмин смещено относительно номинального значения Убк, равного полусумме базовых напряжений в выбранном элементе 1 памяти, на величину одной четверти от логического перепада в выбранном элементе 1 памяти. Опускание базового уровня транзисторов 13 и 14 при смене элементов 1 памяти приводит к более раннему пересечению этого уровня повышающимся высоким базовым уровнем элемента 1 памяти (фиг.2). Это ускоряет процесс формирования информационной разности потенциалов на разрядных шинах 10 и 11 устройства, и следовательно, позволяет уменьшить время задержки выбор- ки и сократить продолжительность пребывания запоминающего устройства в неопределенном состоянии, когда на его разрядных шинах 10 и 11 формируются одинаковые уровни напряжения.

Таким образом, изобретение позволяет за счет ускорения процесса формирования логических напряжений на разрядных шинах 10 и 11 запоминающего устройства повысить быстродействие при смене элементов 1 памяти в режиме считывания информации. Повышение надежности работы запоминающего устройства в условиях воздействия дестабилизирующих факторов обеспечивается благодаря тому, что в блоке 12 компенсации разброса параметров содержатся резисторы, равные и кратные по сопротивлению нагрузочным резисторам 4 и 5 элементов 1 памяти, что позволяет использовать в блоках 12 резисторы, полно- стью идентичные резисторам элементов 1 памяти, и за счет этого обеспечить компенсацию дестабилизирующих воздействий внешних факторов при эксплуатации и отклонений от номинальных технологических процессов при производстве.

Формула изобретения Запоминающее устройство, содержащее элементы памяти, каждый из которых состоит из двух ключевых транзисторов, двух нагрузочных резисторов, первого и второго ограничительных диодов, катоды которых соединены с первыми выводами первого и второго нагрузочных резисторов соответст- венно, базами второго и первого ключевых транзисторов соответственно и коллекторами первого и второго ключевых транзисторов соответственно, первые эмиттеры которых объединены и являются выводами питания элемента памяти, анод первого ограничительного диода является входом выборки элемента памяти и соединен с анодом второго ограничительного диода и вторыми выводами первого и второго нагрузочных резисторов, вторые эмиттеры первых и вторых ключевых транзисторов всех элементов памяти подключены к первой и второй разрядным шинам устройства соответственно, блок компенсации разброса параметров, состоящий из двух ключевых транзисторов, первого ограничительного диода, двух нагрузочных резисторов и компенсирующего резистора, первый вывод которого соединен с базами первого и второго ключевых транзисторов, эмиттеры которых подключены к первой и второй разрядным шинам устройства соответственно, коллектор первого ключевого транзистора соединен с катодом первого ограничительного диода, анод которого является входом выборки устройства и соединен с первым выводом первого нагрузочного резистора, второй вывод которого соединен с первым выводом второго нагрузочного резистора, отличающееся тем, что, с целью повышения быстродействия и надежности устройства, блок компенсации разброса параметров содержит третий и четвертый нагрузочные резисторы, второй ограничительный диод, анод которого соединен с анодом первого ограничительного диода, вторым выводом компенсирующего резистора и первым выводом третьего нагрузочного резистора, второй вывод которого соединен с коллектором первого ключевого транзистора и первым выводом четвертого нагрузочного резистора, второй вывод которого соединен с базой первого ключевого транзистора и вторым выводом второго нагрузочного резистора, первый вывод которого соединен с коллектором второго ключевого транзистора и катодом второго ограничительного диода.

Фиг 2.