Способ интегрирующего аналого-цифрового преобразования и устройство для его осуществления Советский патент 1988 года по МПК H03M1/52 

со

00

о со

Изобретение относится к электроизмерительной технике н может Г)Ь1ть использовано в аналого-цифровых преобразователях (ЛЦП) , раРота101цих по методу двухтактного интегриропа- ния.

Цель изобретения - повышение точности и упрощение.

На фиг,1 представленные временны диаграмм, поясняющие пpeдлaгae fый способ; на фиг.2 - устройство реализующее предлагаемый способ; на фнг. вариант выполнения блока управления

Способ основан на интегрировании сигналов в четырех последовательных и равных по длительности тактах, в первом из которых интегрируют входной сигнал, во втором - эталонный сигнал, обратный входному сигналу полярности до момента равенства его нулю, в первой части третьего такта равной разности интервалов интегрирования входного и эталонного сигналов, интегрируют нулевой сигнал, а во второй части - эталонный сигнал, в четвертом такте интегрируют опор- ньш сигнал, полярность которого совпадает с полярностью входного сигнала, до момента равенства нулю и в течение времени интегрирования опорного сигнала формируют выходной код

Устройство (фиг,2) содержит интегратор 1, ключи 2-6, компаратор 7, генератор 8 импульсов, счетчик 9 времени таь та, триггер 10 такта, триггер 11 управления, элементы И 12-15, формирователь 16 импульсов (по фронту), формирователь 17 импульсов (по срезу), элементы 1ШИ 13 и 19 элемент 20 задержки, блок 2/1 управления ,

Первый вариант блока 21 управления (фиг.2) выполнен на эле- .менте И 22, двух триггерах 23 и 24, элемента ИЛИ-11Е 25 и 26, счетчике 27 и содержит входы 28-ЗА и выходы 35-40,

Второй вариант блока управления (фиг,3) выполнен на элементе И 41, двух триггерах 42 и 43, элементах Ш1И-НЬ- 44 и 43, реверсивном счетчике 46, блоке 47 выделения нулевого кода

Устройство с первым вариантом выполнения Гхпока управления (фиг, 2) работает следующим образом,

ПерныГ такт Т , интегрирования U,( соответг.твует нулевому состоянию тпиггер.ч 10 тактов и триггера 23,

0

5

0

5

0

5

0

5

0

5

Сли иалами 1 с инверсных выходов триггера 10 и триггера 23 (выход 35 блока 21 управления ) через элемент Н 12 открыт первый ключ 2, к входу интег ратора 1 пoдключefl входной сигнал и, ключи 3-6 при этом разомкну- ть. Второй такт соответствует единич- Н(5му состоянию триггера 10 и нулевому состоянию триггера 23. При этом триггер 11 переключается в состояние 1, сигналами 1 с прямого выхода триггера 11 и выхода 33 блока 21 управления через элементы И 15 и ИЛИ 19, открыт ключ 3. Интегрирование эталонного сигнала Uj продолжается до тех пор, пока напряжение интегратора 1 не достигнет исходного уровня. Компаратор 7 переключается и через формирователь 16 и элемент ИЛИ 18 обнуляет триггер 11. В течение времени Т интегрирования U по втором такте сигналов 1 элемента ИЛИ-НЕ 26 (выход 39 блока управления 21) открыт элемент И 14, импульсы генератора 8 через элемент 20 задержки поступают на счетньиЧ вход счетчика 27 (вход 34 блока 21 управления). В счетчике 27 фиксируется код N,, пропорциональный времени Т, В оставшуюся часть второго такта длительностью Тд- Т замкнуты ключи 3 и 6, элемент И 14 закрыт. Третий такт соответствует нулевому состоянию триггера 10, единичному состоянию триггера 23. Триггер 11 остается в нулевом состоянии, ключи 2 , 3, 4 и 6 разомкнуты, ключ 5 замкнут, интегрируется нулевой сигнал (напряжение смеи1ения в операционного усилителя интегратора 1), Через элемент И 14 на вход счетчика 27 поступают импульсы генератора 8, Интегрирование е продолжается до заполнения счетчика 27, импульс переполнения которого устанавливает триггер 24 в единичное состояние. Поскольку интервал Т формируется с помощью счетчика 9, управляемого генератором 8, а счетчик 27 также подсчитывает импульсы генератора 8 и в нем бьит записан код, пропорциональный времени Т(, то если (обеспечить равенство коэффициентов пересчета счетчиков 10 и 27, время дозаполнения счетчика 27 в третьем такте равно В течение второго подинтервала третьего такта длительностью Т, снова

интегрируется LI

(л(гн; ,лом 1

.выхода триггера 24 через члемент ЯЧИ 19 открыт ключ 3, а через элемент ИЛИ-НР: 26 закрыт элемент И 14 счетчик 27 сохраняет после переполнения нулевое состояние. Четвертый такт соответствует единичном состоянию триггеров 10, 11, 23, Через элемент И 13 открывается ключ 4, интегрируется опорный сигнал UQ. В течение времени интегрирования

и

оп

в счетчике 27 формируется скор

ректированный результат преобразования путем подсчета импульсов генератора 8, Поступающих через открытый элемент И 14, В момент равенства нулю результата интегрирования компаратор 7 переключается и через элементы 17 и 18 обнуляет триггер 11. Ключ 4 закрывается, а ключи 5 и 6 открываются. Код счетчика 27 может быть считан с счетчика 27 в момент появления импульса формирователя 17 Устройство готово к следующему четырехтактному циклу преобразования,

Поскольку полное время заполнения счетчика 27 должно быть равно длительности такта Тд, устройство с первым вариантом блока управления используется преимущественно для интегрирующего аналого-цифрового преобразования с фиксированным временем интегрирования входного сигнала .

Интегрирующее аналого-цифровое преобразование с программируемым временем Т необходимо, например, для сохранения высокой помехозащищенности преобразования в условиях изменяющейся частоты помехи. Кратность интервала Т периоду помехи при этом обеспечивается изменением коэффициента пересчета счетчика времени такта. В этом случае предпочтительнее использовать несколько усложненный вариант 21 управт- ления с. реверсивным счетчиком 46 и дополнительным блоком 47 выделения нулевого кода (фиг.З;, поскольку при таком выполнении блока управлени не требуется согласования коэффициентов пересчета счетчика времени такта и реверсивного счетчика 46.

Работа устройства со вторым вариантом блока управления в первых двух тактах принципиально не отличается от изложенной. Различие заключается в том, что счетчик во втором такте в течение времени Т интегрирования

0

0 5

0

5

0

5

Uj работает в режиме выч1 тан1ш, а в третьем такте изменен порядок интегрирования е и Uj . В начале третьего такта при переключении триггера 42 триггер 43 устанавливается в единичное состояние, сигналом 1 с выхода 40 блока 21 управления через элемент ИЛИ 19 замыкается ключ 3, Через элемент И 14 на вход реверсивного счетчика 46 поступают импульсы генератора 8, а реверсивньй счетчик 46 работает в режиме суммирования. Поскольку в счетчике был записан код Nj, то он обнулится при поступлении N jf импульсов. Таким образом, обеспечивается равенство интервалов интегрирования U во втором и третьем тактах.

В оставшуюся часть третьего такта длительностью TO -Т интегрируется е, так как при обнулении реверсивного счетчика 46 сигналов блока 47 триггер 43 обнуляется. Ключ 3 закрывается, а ключ 5 открывается, при этом сигнал 1 управления ключом 5, вырабатываемый элементом ИЛИ-НЕ 44 через элемент ИЛИ-НЕ 45 блокирует поступление счетных импульсов генератора 8 через элемент И 14, обеспечивая нулевой код в реверсивном счетчике 46 до начала четвертого такта. Работа устройства в четвертом такте интегрирования идентична изложенной. Для изменения времени интегрирования TQ входного сигнала изменяют коэффициент пересчета счетчика 9 времени такта, при этом автоматически выполняется равенство интервала интегрирования напряжения смещения в третьем такте ft разности интервалов интегрирования входного и опорного сигналов в первом и втором тактах TO- Т.

Формула изобретения

1. Способ интегрирующего аналого- цифрового преобразования заключающийся в интегрировании сигналов с четырех последовательных и рапных по длительности тактах, в первом из которых интегрируют входной сигнал, во втором - эталонный сигнал обратной входному сигналу полярности до момента равенства его нулю, в первой части третьего такта, равной разности интервалов интегрирования входного сигнала в первом такте и эталонного

сигнала но втором такте, интсл-рируют нулевой сигнал, и в формирояании выходного кода, о т Ji и ч а ю щ и й- с я тем, что, с целыо повышеняя точности и упрощения, яо второй части третьего такта интегрируют эталонный сигнал, в четвертом такте - опорный сигна , полярность которого совпадает с полярностью входного сигнала, до момента равенстпа его нулю, а формирование выходного кода осуществляют в тече})ие времени интегрирования опорного сигнала.

2, Устройство интегрирующего ана- лого-цифрового преобразования, со- держа цее первый, второй, третий и четперт1- й ключи, информационные вхо- jii-i f L гчр,;,-; :i i; i;iK4 c (Г.оотнетстненио :-:.,;ji лцчич, к ииами эталонного о 1орнг:г о и нул(г;о1 о сигналов, а вы- кодгл (Ч1ел,и1 ; Ч-1 с иIlфopмai иoнны r вхо- гпт;-- им гч. т-;:/iTcun 5 :1ход устанопки в игход.нс -. С1)г . :Яиие icoToi Joro соединен с пепи:4м 7ii.i-. Сиюка упраппеиия, цТ Лрг : Н.-1ХГ1Л -vCTcipor-Q подключеи к уггр J н:г.П 1исму иходу чс-ггпертого ключа, т-рс Т ;и( выход к первому входу первого э. гемента И, второй вход которого Ч1лрсз элеме}гг задержки соединен с выходом генератора импульсов, а г-11Х(:1Д подключен к первому входу блока, управления, выход генератора им- 1гу через счетчик времени такта iio; KJ ) f ii к ,у триггера такта,

irii;;;,f,-i; l i ИННе.рСНЫЙ ВЫХОДЫ КОТОрОГО

С( 1 ..циие libi СчОО i нетстнеино с вторьм и i ii it-мч )i Ол .Пча уг рав;;ения, )П|;1 ч Г ;- 1,;и pi iX jii иодключен также к г ,:|;Г1о;.гу ихо.цу }П орого элемента И, Г1 г.,П ..| LiXivi ixO i Ojioro сое;1ииея с чет- iK;pri-.iM 1и.г-.:одом олока ynpap/ CFfun, а выход . одключен к управляющему входу Л10ча и четвертому входу блока управления, пятый вход которо го o6btinnHeH с управляющим входом второг(1 ключа, шестой вход - с управляющим входом третьего ключа и подключен к выходу третьего элемента И, ni -pTU)Ui вход которого соединен с прямым пыходом триггера управления, тп1 егсный пыход которого под- кл11)чсн ь седьмому входу блока управ- .гсени;:, а пыход интегратора соединен с Рхолпм I iM inapaTopa, отличаю- щ е е с л Teri, что в него введены

два | | 1 М Г Г 1ТЬ ЛЯ импульсов, два : :ie; :(;im I Jill и чет1.ертый элемент И, причем -I /. ii триггера управления

0 5 д

5

0

5

соединен с прямым выходом тригтера такта, а К-вход - с выходом первого элемента , первый и второй входы которого через соответствующий формирователь импульсов подключены к выходу компаратора, второй вход третьего элемента И соединен с пятым вьгчодом блока управления, четвертый выход которого соединен с первым входом четвертого злеме)1та И, второй вход которого соединен с прямым выходом триггера управления, а выход - с первым входом второго элемента ИЛИ, второй вход которого соединен с тес- ты1-1 выходом блока управления, а выход - с управляющим входом второго ключа.

3, Устройство по п.2, отличающееся тем, что блок управления выполнен на элемента И, двух триггерах, двух элементах Hj lH-IlE и счетчике, иричем первый вход элемента i и R - вход первог о триггера об,единены и являются вторым входом блока, СЧ1 гный вход второго триггера является третьим входом блока,прямой и инверсный выходы второго триггера соответственно пятым и четвертым выходами блока, первые входы первого и второго элементов ИЛИ-НЕ и уста- Ho: o4Hbii i вход счетчика объединены и являются четвертым входом блока, пторой и третий входы первого элемента 1-ШИ-НЕ являются пятым и П1естым входами блока, а выход первого элемента ИЛИ-НЕ является вторым выходом Плока, второй вход элемента И является седьмым входом блока, а выход элемента И соединен с вторым входом i Toporo элемента ИЛИ-НЕ и является nepBfaLM выходом блока, выход первого 1риггера является шестым выходом блока и соединен с третьим входом второго элемента ИЛИ-НЕ, выход которого является третьим выходом блока, а S-вход первого триггера соединен с выходом переполнения счетчика, счетный вход которого является первым входом блока.

4,Устройство по п.2, о т л и ч а- ю щ е е с я тем, Ч7о блок управления выполнен на элементе И, вух триггерах, двух элементах ИЛИ-НЕ, реверсивном счетчике и блоке выделения нулевого кода, причем первой вход элемента И является входом блока, счетный вхол первого тригге713

pa является третьим входом блока, инверсный выход первого триггера соединен с первым входом управления реверсивного счетчика и является четвертым выходом блока, а прямой выход соединен с вторым входом управления реверсивного счетчика, S-входом второго триггера и является пятым выходом блока, первые входы первого и второго элементов ИЛИ-НЕ и установочный вход реверсивного счетчика объединены и являются четвертым входом блока, второй и третий входы первого элемента ИЛИ-НЕ являются соответственно пятым и шестым входа

0

5

ми блока, а выход первого элемента Ш1И-НЕ соединен с вторым входом второго элемента ИЛИ-НЕ и является вторым выходом блока, второй вход элемента И является седьмым входом блока, а выход является первым выходом блока, выход второго элемента RflH-HE является третьим выходом блока, а выход второго триггера является шестым выходом блока, R-вход второго триггера соединен с выходом блока выделения нулевого кода, входы которого подключены к выходам реверсивного счетчика, счетный вход которого является первым входом блока.

Изобретение позволяет повысить точность аналого-цифрового преобразователя, работающего по методу двухтактного интегрирования и упростить процесс коррекции. В первом такте длительностью Тд интегрируется входной сигнал U. Во втором так.те интегрируется эталонный сигнал обратной входному полярности. Результатом преобразования U, является интервал времени интегрирования Uj , В третьем такте в течение части ин- тервгипа, равной разности интервалов интегрирования U и 1), интегрируют нулевой сигнал, а в течение другой части - эталонный сигнал. В четвертом такте интегрируют опорный сигнал одной полярности со входным. 3 з.п. ф-лы, 3 ил. с (Л

-«г-f // г-е

и„-е

ерив.2

30

.35

Фиг.В