Устройство для определения частот обращения к программам Советский патент 1988 года по МПК G06F11/28 

i

(/

С

се

сх

1

Изобретение относится к вычислительной технике и может быть использовано для отладки программ, а также для определения частоты использования модулей операционной системы для решения задач оптимизации структуры операционной системы. . Целью изобретения является повышение быстродействия.

На чертеже приведена структурная схема устройства для определения частот обращения к программам.

Устройство содержит регистр 1 кода операции, блок 2 элементов И, первый 3, второй 4, третий 5 и четвертый 6 элементы задержки, первый 7 и второй 8 элементы ИЛИ, реверсивный счетчик 9 адреса, триггер 10, элемент И 11, элемент НЕ 12 и блок 13 буферной памяти.

Блок 13 буферной памяти (БП) содержит дешифратор 14, блок 15 элементов ИЛИ, элемент И 16, элемент ИЛИ 17 и N запоминающих ячеек (где N-количество модулей ОС, имеющих уникальные имена).

Запоминающая ячейка содержит регистр 18, счетчк 19 импульсов, схему 20 сравнения, первый 21 и второй 22 блоки элементов И, первый 23, второй 24 и третий 25 элементы И и первый 26, второй 27 и третий 28 элементы ИЛИ.

Устройство имеет информационный 29 и тактовый 30 входы, входы чтения 31, начальной установки 32, признака окончания считывания 33, выходы готовности 34 результата 35, требования считывания 36.

Информационный вход 29 соединен с первым входом блока 2 элементов И, выход которого соединен с входом регистра 1 кода операции, выход которого соединен с информационным входом блока 13 БП, тактовый вход 30 соединен с вторым входом блока 2 элементов И и через элемент 4 задержки с тактовым входом блока 13 БП, вход 31 чтения соединен с входом установки в единицу триггера 10 и через элемер1т 6 задержки с вторым входом элемента ИЛИ 8, выход которого соединен с вторым входом элемента И 11, выход которого соединен с вторым счетным входом реверсивного счетчика 9 адреса, выход обнуления которого через элемент 5 задержки соединен с вторым входом элемента ИЛИ 7, выход которого соединен с входом установки в нуль триггера 10, единичный выход которого является выходом 34 готовности и соединен с первым управляющим входом реверсивного счетчика 9 адреса и входом чтения блока 13 БП, инверсный выход триггера 10 соединен с вторым управляющим входом реверсивного счетчика 9 адреса и входом записи блока 13 БП, вход 32 начальной установки соединен с входом сброса блока 13 БП, входом начальной установки реверсивного счетчика 9 адреса и первым входом элемента ИЛИ 7, вход 33 признака окончания считывания соединен с первым входом эле

387001

2

мента ИЛИ 8 и входом признака окончания считывания блока 13 БП, информационный выход которого является выходом 35 результата, выход защиты блока 13 БП 5 является выходом 36 защиты и соединен через элемент НЕ 12 с первым входом элемента И 11, выход признака наличия информации блока 13 БП через элемент 3 задержки соединен с первым счетным входом реверсивного счетчика 9 адреса, ин формационный выход которого соединен с . адресным входом блока 13 БП.

В блоке 13 БП адресный вход блока соединен с входом дещифратора 14, i-й выход дешифратора 14 (, N) соединен

J5 с первыми входами блока 21 элементов И, элемента И 23 и элемента И 24 соответствующей i-й ячейки, выход несравнения схемы 20 сравнения i-й ячейки соединен с соответствующим i-M входом элемента И 16, выход которого является выходом признака

20 наличия информации блока, выход блока 22 элементов И i-й ячейки соединен с соответствующим 1-м входом блока 15 элементов ИЛИ, выход которого является информационным выходом блока, выход защиты счет г чика 19 импульсов i-й ячейки соединен с соответствующим i-м входом элемента ИЛИ 17, выход которого является выходом защиты блока.

В каждой ячейке блока 13 БП первая группа информационных входов схемы 20

30 сравнения и второй вход блока 21 элементов И подключены к информационному входу блока, тактовый вход схемы 20 сравнения подключен к тактовому входу блока, третий вход блока 21 элементов И и второй вход элемента И 23 подключены к выходу при35 знака наличия информации блока, четвертый вход блока 21 эле,ментв И и второй вход элемента И 24 подключены соответственно к входам записи и чтения блока, вход начальной установки регистра 18 и первый вход блока 21 элементов И и второй вход

40 сброса блока, первый вход элемента И 25 подключен к входу признака окончания считывания блока, выход блока 21 элементов И соединен с входом регистра 18, выход которого соединен с второй группой инфорлг мационных входов схемы 20 сравнения, вы- . ход сравнения которой соединен с первым входом элемента ИЛИ 26, выход элемента И 23 соединен с вторым входом элемента ИЛИ 26, выход которого соединен со счетным входом счетчика 19 импульсов, выход за50 щиты которого соединен с вторым входом элемента ИЛИ 28 и вторым входом элемента И 25, выход которого соединен с вторым входом элемента ИЛИ 27, выход которого соединен с входом начальной установки счетчика 19 импульсов, выход элемента И 24

55 соединен с первым входом элемента ИЛИ 28, выход которого соединен с вторым входом блока 22 элементов И, выходы разрядов регистра 18 и счетчика 19 импульсов соединены с первыми входами соответствую-управляющего сигнала вырабатывают сиг- щих элементов И блока 22.нал на выходе несравнения. Тогда на вы- Устройство работает следующим образом.ходе элемента И 16 БП формируется сиг- Первоначально на вход 32 устройстванал, который поступает на второй вход эле- поступает сигнал сброса, который устанав-г мента И 23 и третий вход блока 2 элемен- ливает в нулевое состояние регистры 18тов и всех ячеек БП. По этому сигналу со- и через соответствующие элементы ИЛИ 27 счетчики 19 импульсов блока 13 БП, сбрасывает реверсивный счетчик 9 адреса, а через элемент ИЛИ 17 - триггер 10.

На единичном выходе триггера 10 уста- Этот же сигнал, пройдя через соответствуюнавливается низкий потенциал, которыйшие элемент И 23 и элемент ИЛИ 26, зачерез выход 34 устройства выдается в ЭВМ,носит в счетчик 19 данной ячейки БП едисигнализируя о готовности устройства к ра-, ницу. Сигнал с выхода элемента И 16 БП поботе в режиме записи информации в буфер-ступает также на вход элемента 3 задержки,

ную память. Высокий потенциал с инверс- Сигнал, формируемый на его выходе, увеличивает содержимое реверсивного счетчика

держимое регистра I кода операции через соответствующий блок 21 элементов И переписывается в регистр 18 ячейки БП, в которую дещифратором 14 разрещается запись.

9 адреса на единицу. Тем самым определяется смежная ячейка блока 13 БП для записи информации при возникновении ситуации, аналогичной указанной.

В случае, если в регистре 18 одной из ячеек блока 13 БП к моменту прихода сигнала на вход 30 устройства хранится код модуля ОС, к которому обращается программа, то с приходом сигнала на тактона входе сравнения сигнал, который через соответствующий элемент ИЛИ 26 увеличивает содержимое соответствующего счетчика 19 на единицу.

В процессе измерений может возникнуть ситуация, когда на одном из счетчиков 19 БП накапливается такой код, что очередное добавление импульса приводит к переполнению данного счетчика, а следовательно, и к искажению регистрируемой информации.

ного выхода триггера 10 поступает на четвертые входы элементов И блока 21 всех ячеек БП, разрещая тем самым запись информации в БП. Этот же потенциал поступает на второй управляющий вход реверсивного счетчика 9 адреса, разрешая 20 ему работу в режиме суммирования импульсов, поступающих на его первый счетный вход. Код, установленный на группе выходов реверсивного счетчика 9 адреса (в начале работы нулевой код), поступает на де- 25 ш вход схем 20 сравнения только соответ- щифратор 14 БП. На соответствующем выхо- ствующая схема 20 сравнения вырабатывает де дещифратора 14 (первом) устанавливается высокий потенциал, который поступает на первые входы элементов И блока 21 соответствующей ячейки (первой) БП, разрещая тем самым запись информации в данную ЗО ячейку БП. Устройство к работе готово.

При обращении исследуемой программы к ОС ЭВМ вырабатывает сигнал, который поступает на вход 30 устройства. Одновременно по входу 29 устройства поступает

соответствующий код модуля (уникальное з5 Поэтому при возникновении такой ситуа- имя), который через блок 2 элементов Иции на выходе защиты соответствующего

принимается в регистр 1 кода операции.счетчика 19 БП появляется высокий потенЭтот код с группы информационных выхо-циал, который через элемент ИЛИ 17БПвыдов регистра 1 ко.да операции поступаетдается на выход 36 устройства, сигнализина второй вход блока 21 элементов И каж-руя ЭВМ о необходимости считывания индой ячейки БП. Сигнал, поступивщий на формации из данной ячейки. Одновременно вход 30 устройства, проходит через элемент этот потенциал через соответствующий 4 задержки и поступает на тактовые вхо- элемент ИЛИ 28 поступает на второй вход ды схем 20 сравнения всех ячеек БП (на соответствующего блока 22 элементов И, обоих выходах схем 20 сравнения при отсут- разрещая тем самым считывание информа- ствии управляющего сигнала присутствуют .г ции, хранящейся в данной ячейке БП (со- низкие потенциалы). На первую группу ин- держимого регистра 18 и счетчика 19). формационных входов схемы 20 сравнения Эта информация через блок 15 элементов каждой ячейки БП поступает код, храня- ИЛИ БП поступает на выход 35 устройства, щийся в данный момент времени на ре- ЭВМ считывает данную информацию и пе- гистре 1 кода операции. На вторую группу реписывает ее в файл, размещенный на информационных входов схемы 20 сравнения 50 внещнем накопителе. При этом на вход 33 каждой ячейки БП поступает код, хранящий- устройства поступает сигнал, сигнализирую- ся в данный момент времени на регистрещей о том, что информация считана. Он

18 соответствующей ячейки БП. Возможныпоступает через элемент ИЛИ 8 на первый

два случая.вход элемента И 11, но не проходит через

В случае, если ни в одном регистре 18 него, так как он закрыт низким потенциа- ячеек БП не содержится кода, соответствую- 55 лом, поступающим на второй вход элемента щего коду имени вызываемого модуля ОС И И с выхода элемента НЕ 12. Сигнал (а при первом обращении так и есть), признака окончания считывания поступает все схемы 20 сравнения при поступлении также на первый вход элемента И 25 кажуправляющего сигнала вырабатывают сиг- нал на выходе несравнения. Тогда на вы- ходе элемента И 16 БП формируется сиг- нал, который поступает на второй вход эле- мента И 23 и третий вход блока 2 элемен- тов и всех ячеек БП. По этому сигналу со-

Этот же сигнал, пройдя через соответствуюдержимое регистра I кода операции через соответствующий блок 21 элементов И переписывается в регистр 18 ячейки БП, в которую дещифратором 14 разрещается запись.

9 адреса на единицу. Тем самым определяется смежная ячейка блока 13 БП для записи информации при возникновении ситуации, аналогичной указанной.

В случае, если в регистре 18 одной из ячеек блока 13 БП к моменту прихода сигнала на вход 30 устройства хранится код модуля ОС, к которому обращается программа, то с приходом сигнала на такто ш вход схем 20 сравнения только соответ- ствующая схема 20 сравнения вырабатывает

на входе сравнения сигнал, который через соответствующий элемент ИЛИ 26 увеличивает содержимое соответствующего счетчика 19 на единицу.

В процессе измерений может возникнуть ситуация, когда на одном из счетчиков 19 БП накапливается такой код, что очередное добавление импульса приводит к переполнению данного счетчика, а следовательно, и к искажению регистрируемой информации.

ш вход схем 20 сравнения только соответ- ствующая схема 20 сравнения вырабатывает

Поэтому при возникновении такой ситуа- ции на выходе защиты соответствующего

дои ячейки БП, но проходит только через тот элемент И 25, который открыт высоким потенциалом, поступающим с выхода защиты сооветствующего счетчика 19.

Сигнал с выхода соответствующего элемента И 25 БП через соответствующий элемент ИЛИ 27 БП сбрасывает соответствующий счетчик 19 БП (код имени модуля ОС, хранящийся в регистре 16 данной ячейки, не сбрасывается, поэтому в данном счетчике 19 и дальще накапливается количество обращений к данному модулю ОС).

В момент окончания работы исследуемой программы (пакета программ) в блоке 13 БП хранится информация, содержащая коды уникальных имен модулей ОС и частоты обращений к ним.

Считывание содержимого блока 13 БП осуществляется следующим образом.

ЭВМ вырабатывает сигнал, который поступает на вход 31 устройства. Этот сигнал устанавливает триггер 10 в единичное состояние. На единичном выходе триггера 10 устанавливается высокий потенциал, который через выход 34 устройства выдается в ЭВМ, сигнализируя о готовности устройства в режиме чтения. Высокий потенциал с еди- яичного выхода триггера 10 поступает на вторые входы элементов И 24 всех ячеек БП, разрещая тем самым считывание информации из блока 13 БП. Этот же потенциал поступает на первый управляющий вход реверсивного счетчика 9 адреса, разрещая ему работу в режиме вычитания импульсов, поступающих на его второй счетный вход. К этому моменту времени управляющий сигнал, поступивщий на вход 31 устройства через элемент 6 задержки, элемент ИЛИ 8 и далее через элемент И 11, поступает на второй счетный вход реверсивного счетчика 9 адреса и уменьщает хранящийся на нем код на единицу, тем самым формируя код, соответствующий адресу ячейки БП, в которую последней записана информация (при окончании режима записи на реверсивном счетчике 9 адреса хранится код, соответствующий адресу ячейки БП, в которую при необходимости записывается информация). Появляющийся высокий потенциал на соответствующем выходе дешифратора 14 БП, поступая на первый вход элемента И 24 соответс- вующей ячейки БП, проходит далее через соответствующий элемент ИЛИ 28 БП на второй вход второго блока 22 элементов И и разрещает тем самым считывание информации, хранящейся в данной ячейке (содержимого регистра 18 и счетчика 19) БП. Эта информация через блок 15 элементов ИЛИ поступает на выход 35 устройства. На вход 33 устройства из ЭВМ начинают поступать сигналы с частотой, обеспечивающей считывание информации из одной ячейки БП. Каждый такой сигнал через элемент ИЛИ 8 и элемент

И 11 уменьщает содержимое реверсивного счетчика 9 адреса, тем самым разрещая считывание информации из смежной ячейки блока 13 БП.

- При формировании на реверсивном счетчике 9 адреса нулевого кода на его выходе обнуления появляется сигнал, который поступает через элемент 5 задержки и элемент ИЛИ 7 на вход установки в нулевое состояние триггера 10 (триггер сбрасывается уже после того, как информация из первой ячейки БП, считана, но до поступления очередного сигнала на вход 33 устройства). На единичном выходе триггера 10 появляется нулевой потенциалГ который запрещает считывание информации. Одновременно он через выход 34 устройства поступает в ЭВМ, сигнализируя об окончании режима чтения.

0

5 0 5

0

5

Формула изобретения

Устройство для определения частот обращения к программам, содержащее регистр кода операции, блок элементов И, первый и второй элементы задержки, первый и второй элейенты ИЛИ, счетчик адреса, триггер и блок буферной памяти, содержащий дешифратор, блок элементов ИЛИ, элемент И и п запоминающих ячеек (где п - количество слов), каждая i-я запоминающая ячейка блока буферной памяти (где i- 1,п) содержит схему сравнения, первый и второй блоки элементов И, первый элемент И, первый элемент ИЛИ, счетчик и регистр, причем вход начальной установки устройства соединен с первым входом первого элемента ИЛИ и с входами начальной установки регистра каждой запоминающей ячейки блока буферной памяти, выход первого элемента ИЛИ соединен с входом установки нуля триггера, вход чтения устройства соединен с единичным входом триггера, информационный и тактовый входы устройства соединены соответственно с первым и вторым входами блока элементов И, выходы которого соединены с информационным входом регистра кода операций, группа выходов регистра кода операций соединена с группой входов первого блока элементов И и первой группой информационных входов схемы сравнения каждой запоминающей ячейки блока буферной памяти, выход несравнения схемы сравнения i-й запоминающей ячейки блока буферной памяти соединен с i-м входом элемента И блока Q буферной памяти, выход элемента И блока буферной памяти соединен с входом первого элемента задержки, тактовый вход устройства через второй элемент задержки соединен с тактовыми входами схем сравнения всех запоминающих я |еек блока буферной памяти, инверсный выход триггера соединен с вторым входом первого блока элемента И всех запоминающих ячеек блока буферной памяти, прямой выход триггера

5

является выходом готовности устройства, информационный выход счетчика адреса соединен с входом дешифратора блока буферной памяти, выход второго блока элементов И i-й запоминающей ячейки блока буферной памяти соединен с i-м входом блока элементов ИЛИ блока буферной памяти, выход блока элементов ИЛИ блока буферной памяти, является информационным выходом устройства, выход эленен с вторым входом первого элемента ИЛИ, выход элемента ИЛИ блока буферной памяти является выходом требования считы-вапия устройства и через элемент НЕ соединен с первым входом элемента И, выход которого соединен с первым счетным входом счетчика адреса, вход признака окончания считывания устройства соединен с первым входом второго элемента ИЛИ и первым входом третьего элемента И всех

мента И блока буферной памяти соеди- 10 запоминающих ячеек блока буферной панен с третьим входом первого блока элементов И и вторым входом первого элемента И всех запоминающих ячеек блока буферной памяти, i-й выход дешифратора блока буферной памяти соединен с четвермяти, выход первого элемента задержки соединен с вторым счетным входом счетчика адреса, прямой и инверсный выходы триггера соединены соответственно с входами прямого и обратного счета счетчика

тым входом первого блока элементов И адреса, вход чтения устройства через чет- первым входом первого элемента И i-йвертый элемент задержки сое/тинен с вторым запоминающей ячейки блока буферной па-входом второго элемента ИЛИ, выход кото- мяти, группа выходов регистра i-й запоми-рого соединен с вторым входом элемента И, нающей ячейки соединена с второй груп-выход требования считывания счетчика i-й пой входов схемы сравнения i-й запоми-20 запоминающей ячейки блока буферной па- нающей ячейки блока буферной памяти,мяти соединен с i-м входом элемента ИЛИ выход равенства схемы сравнения i-й запо-блока буферной памяти, i-й выход дещиф- минающей ячейки соединен с первым вхо-ратора соединен с первым входом второго дом первого элемента ИЛИ i-й запоми-элемента И i-й запоминающей ячейки бло- нающей ячейки, выход первого элементака буферной памяти, прямой выход триггера ИЛИ i-й запоминающей ячейки соединен со25 соединен с вторым входом второго элемента счетным входом счетчика i-й запоминающейИ всех запоминающих ячеек блока буферной

( ячейки блока буферной памяти, выходы первого блока элементов И и первого элемента И i-й запоминающей ячейки соединены соответственно с информационным входом

памяти, вход начальной установки устройства соединен с первым входом второго элемента ИЛИ всех запоминающих ячеек блока буферной памяти, выход второго элерегистра и вторым входом первого элемен- мента И i-й запоминающей ячейки соеди- та ИЛИ i-й запоминающей ячейки блока буферной памяти, информационные выходы регистра и счетчика каждой i-й запоминающей ячейки соединены с соответствующими входами второго блока элементов И i-й запоминающей ячейки буферного блока памяти, отличающееся тем, что, с целью по- выщения быстродействия, в устройство введены третий и четвертый элементы задержки, элемент И и элемент НЕ, в блок буфер35

нен с первым входом третьего элемента ИЛИ i-й запоминающей ячейки блока буферной памяти, выход третьего элемента ИЛИ i-й запоминающей ячейки соединен с вторым входом второго блока элементов И i-й запоминающей ячейки блока буферной памяти, выход требования считывания счетчика i-й запоминающей ячейки соединен с вторыми входами третьего элемента ИЛИ и третьего элемента И i-й запоминающей ячейки

ной памяти введен элемент ИЛИ, а в каждую 40 блока буферной памяти, выход третьего запоминающую ячейку блока буферной элемента И i-й запоминающей ячейки соеди- памяти введены второй и третий элементы ИЛИ и второй и третий элементы И, причем вход начальной установки устройства соединен с входом начальной установки

45

нен с вторым входом второго элемента ИЛИ i-й запоминающей ячейки блока буфер ной памяти, выход второго элемента ИЛИ i-й запоминающей ячейки соединен с входом начальной установки счетчика i-й запоминающей ячейки блока буферной памяти.

счетчика адреса, выход переполнения которого через третий элемент задержки соединен с вторым входом первого элемента ИЛИ, выход элемента ИЛИ блока буферной памяти является выходом требования считы-вапия устройства и через элемент НЕ соединен с первым входом элемента И, выход которого соединен с первым счетным входом счетчика адреса, вход признака окончания считывания устройства соединен с первым входом второго элемента ИЛИ и первым входом третьего элемента И всех

запоминающих ячеек блока буферной памяти, выход первого элемента задержки соединен с вторым счетным входом счетчика адреса, прямой и инверсный выходы триггера соединены соответственно с входами прямого и обратного счета счетчика

адреса, вход чтения устройства через чет- вертый элемент задержки сое/тинен с вторым входом второго элемента ИЛИ, выход кото- рого соединен с вторым входом элемента И, выход требования считывания счетчика i-й запоминающей ячейки блока буферной па- мяти соединен с i-м входом элемента ИЛИ блока буферной памяти, i-й выход дещиф- ратора соединен с первым входом второго элемента И i-й запоминающей ячейки бло- ка буферной памяти, прямой выход триггера соединен с вторым входом второго элемента И всех запоминающих ячеек блока буферной

памяти, вход начальной установки устройства соединен с первым входом второго элемента ИЛИ всех запоминающих ячеек блока буферной памяти, выход второго элемента И i-й запоминающей ячейки соеди-

мента И i-й запоминающей ячейки соеди-

нен с первым входом третьего элемента ИЛИ i-й запоминающей ячейки блока буферной памяти, выход третьего элемента ИЛИ i-й запоминающей ячейки соединен с вторым входом второго блока элементов И i-й запоминающей ячейки блока буферной памяти, выход требования считывания счетчика i-й запоминающей ячейки соединен с вторыми входами третьего элемента ИЛИ и третьего элемента И i-й запоминающей ячейки

блока буферной памяти, выход третьего элемента И i-й запоминающей ячейки соеди-

нен с вторым входом второго элемента ИЛИ i-й запоминающей ячейки блока буфер ной памяти, выход второго элемента ИЛИ i-й запоминающей ячейки соединен с входом начальной установки счетчика i-й запоминающей ячейки блока буферной памяти.

Изобретение относится к области вычислительной техники и может быть использовано при отладке программ, а также для определения частоты использования модулей операционной системы для решения задач оптимизации структуры. Устройство содержит регистр 1 кода операции, реверсивный счетчик 9 адреса, триггер 10, блок 13 буферной памяти, содержащий N запоминающих ячеек, элементы ИЛИ 7, 8, элемент И 11, элемент НЕ 12. Новое схемное решение позволяет повысить быстродействие устройства и достоверность регистрируемой информации. Этим достигается технико-экономический эффект, заключающийся в исключении возможности неверного решения задач оптимизации структуры, а также сокращении затрат машинного времени на обработку регистрируемой информации. 1 ил.