Устройство для определения частот обращения к программам Советский патент 1987 года по МПК G06F11/28 

1357963

во ци вх со ра в бо

Изобретение относится к вычисли- тельной технике и может быть использовано при отладке программ, а также для определения частоты использования модулей операищонной системы (ОС) при jfeineHHH задач оптимизахщи структуры ОС.

Цель изобретения - расширение клас са решаемых задач .за счет запоминания частот обращения к модулям ОС во время -выполнения исследуемой программы.

Структурная схема устройства для ; отладки программ приведена на чертеже.

Устройство для определения частот обращения к программам содержит ре- .гистр 1 кода операции, блок 2 элемен10

вом) устанавливается высокий потенциал, который поступает на первый вход первого блока 15 элементов И соответствующей ячейки (первой) НП, разрешая тем самым запись информаци в данную ячейку БП/ Устройство к ра боте готово.

При обращении ис 1ледуемой програ мы к ОС ЭВМ вырабатывает сигнал,который поступает на вход 22 устройст Одновременно по группе информационных входов 21 устройства поступает соответствующий код модуля (уникаль ное имя), который через блок 2 элем тов И принимается в регистр 1 кода операции. Этот код с группы информа ционных выходов регистра 1 кода опе рации поступает на второй вход первого блока 15 элементов И каждой яч

15

тов и, первый 3 и второй 4 элементы уп

задержки, первый 5, второй 6 и третий ки БП. Сигнал, поступающий на вход 7 элементы ИЛИ, счетчик 8 адреса, триггер 9, блок 10 буферной памяти, содержащий дешифратор 11, элемент И 12, блок 13 элементов ИЛИ и N запоми- 25 нающих ячеек (где N - количество модулей ОС, имеющих уникальные имена), каждая из которых имеет регистр 14, первый 15 и второй 16 блоки элементов И, элемент И 17, элемент ИЛИ 18, счетчик 19 импульсов и схему 20 срав- нения, информационный вход 21, тактовый вход 22, вход 23 чтения, вход 24 начальной установки, вход 25 при30

22 устройства, проходит через второ элемент 4 задержки и поступает на тактовые входы схем 20 сравнения в ячеек БП (на обоих выходах схем 20 сравнения при отсутствии управляющ го .сигнала присутствуют низкие пот циалы) . На первую группу информаци онных входов схемы 20 сравнения каж дой ячейки БП поступает код, хранящийся в данный момент времени на р гистре 1 кода операции. На вторую группу информационных входов схемы 20 сравнения каждой ячейки БП пост пает код, хранящийся в данный моме времени на регистре 14 соответству ющей ячейки БП. Возможны два случа В случае,, если ни в одном регис

знака окончания считьшания, ввкод 26 готовности, выход 27 результата.

Устройство работает следующим образом.

Первоначально на вход 24 устройству поступает сигнал сброса, который устанавливает в нулевое состояние все регистры 14 и счетчики 19 блока 10 буферной памяти (БП), через третий элемент ИЛИ 7 сбрасывает счетчик В адреса, а через первый элемент ИЛИ 5 - триггер 9. На единичном выходе триггера 9 устанавливается низкий потенциал, который через выход 26 устройства вьщается в ЭВМ, сигнализируя о готовности устройства в режиме записи информации в буферную память. Высокий потенциал с инверсного выхода триггера 9 поступает на-, четвертый вход первого блока 15 элементов И всех ячеек БП, разрешая тем самым запись информации в ВП. Код, установленный на группе выходов счетчика 8 адреса (нулевой код), поступает на дешифратор 11 БП. На соответствующем выходе дешифратора 11 (пер

вом) устанавливается высокий потенциал, который поступает на первый вход первого блока 15 элементов И соответствующей ячейки (первой) НП, разрешая тем самым запись информации в данную ячейку БП/ Устройство к работе готово.

При обращении ис 1ледуемой программы к ОС ЭВМ вырабатывает сигнал,который поступает на вход 22 устройства. Одновременно по группе информационных входов 21 устройства поступает соответствующий код модуля (уникальное имя), который через блок 2 элементов И принимается в регистр 1 кода операции. Этот код с группы информационных выходов регистра 1 кода операции поступает на второй вход первого блока 15 элементов И каждой ячёй

ки БП. Сигнал, поступающий на вход

22 устройства, проходит через второй элемент 4 задержки и поступает на тактовые входы схем 20 сравнения всех ячеек БП (на обоих выходах схем 20 сравнения при отсутствии управляющего .сигнала присутствуют низкие потенциалы) . На первую группу информационных входов схемы 20 сравнения каждой ячейки БП поступает код, хранящийся в данный момент времени на регистре 1 кода операции. На вторую группу информационных входов схемы 20 сравнения каждой ячейки БП поступает код, хранящийся в данный момент времени на регистре 14 соответствующей ячейки БП. Возможны два случая. В случае,, если ни в одном регистре

14ячеек НИ не содержится код, соответствующий коду имени вызываемого модуля ОС (а при первом обращении так и будет), все схемы 20 сравнения при поступлении управляющего сигнала вырабатывают на втором выходе сигнал,

несравнения. Тогда на выходе элемен- та И 12 БП формируется сигнал, который поступает на второй вход элемента И 17 и третий вход первого блока

15элементов И всех ячеек БП. По этому сигналу содержимое регистра 1 кода операции через соответствующий первый блок 15 элементов И ячейки переписывается в регистр 14 ячейки БП, в которую дешифратором 11 БП разрешена запись (в начале работы в пер-

вую ячейку). Этот же сигнал, пройдя через соответствующие элемент И 17 и элемент ИЛИ 18, заносит в счетчик 19 данной ячейки (первой) БП единицу. Сигнал с выхода элемента И 12

БП поступает также на вход первого элемента 3 .задержки. Сигнал, формиру емьй на выходе первого элемента 3 задержки, пройдя через второй элемент ИЛИ 6, увеличивает содержимое счетчика 8 адреса на единицу. Тем самым определяется смежная ячейка блока 10 БП для записи информации при возникновении ситуации аналогичной вы- ше описанной,

В случае, если в регистре 14 одной из ячеек блока 10 БП к моменту прихода сигнала на первый управляющий вход 22 устройства хранится код модуля ОМ, к которому обращается программа, то с приходом сигнала на тактовьй вход схем 20 сравнения толь- .ко соответствующая схема 20 сравнения выработает на первом выходе сигнал сравнения, который, через соответствующий элемент ИЛИ 18 увеличивает содержимое соответствующего счетчика 19 на единицу.

В момент окончания работы исследу- 25 пает через выход 26 устройства в ЭВМ,

30

40

емой программы (пакета программ) в блоке 10 БП хранится информация, содержащая коды уникальных имен модулей ОС и частоты обращений к ним.

Считывание содержимого блока 10 БП осуществляется следующим образом. ЭВМ вырабатывает сигнал, который поступает на второй управляющий вход 23 устройства. Этот сигнал устанавливает в единичное состояние триггер 9. На единичном выходе данного последнего устанавливается высокий потенциал, который через выход 26 устройства выдается в ЭВМ, сигнализируя о готовности устройства к работе в режиме чтения. Высокий потенциал с единичного выхода триггера 9 поступает . на второй вход второго блока 16 элементов И всех ячеек БП, разрешая тем самым считывание информации из блока 10 БП. Одновременно управляющий сигнал, поступающий на второй управляющий вход 23 устройства, через третий элемент ИЛИ 7 устанавливает в нулевое состояние счетчик 8 адреса. Появляющийся высокий.потенциал на соответствующем выходе дешифратора 11 БП (первом), поступая на первый вход второго блока 16 элементов И соответствующей ячейки БП (первой), разрешает считывание информации, хранящейся в данной ячейке БП (содержимого регистра 14 и счетчика 19). Эта информация через блок 13 элементов

сигнализируя ния. :

об окончании режима чте-

45

50

55

Формула изобретения

Устройство для определения частот обращения к программам, содержащее регистр кода операции, блок элементов И, первьй элемент задержки, первый и второй элементы ИЛИ, счетчик адреса, триггер и блок буферной памяти, причем вход начальной установки устройства соединен с первым входом первого элемента ИЛИ, выход: первого элемента задержки соединен с первым входом второго элемента ИЛИ, выход которого соединен со счетным входом счетчика адреса, информационный выход счетчика адреса соединен с адресным входом блока буферной памяти, информационный выход которого является выходом результата устройства, единичный выход триггера соединен с входом чтения.блока буферной памяти, отличающееся тем, что, с целью расширения класса решаемых задач за счет возможности определения частоты обращения к модулям операционной системы во время йыпол- нения исследуемой программы, в него введены второй элемент задержки и тре тий элемент ИЛИ, причем вход начальной установки устройства соединен с входом сброса блока буферной памяти.

ИЛИ БП поступает на группу информа- ,ционных выходов 27 устройства. На четвертый управляющий вход 25 устрой- ства из ЭВМ начинают поступать сиг- налы с частотой, обеспечивающей считывание информации из одной ячейки БП. Каждый такой сигнал через второй элемент ИЛИ 6 увеличивает содержимое счетчика 8.адреса, тем самым разрешая считывание информации из смежной ячейки блока 10 БП. После считывания информации из последней ячейки БП очередной сигнал, поступающий на четвертый управляющий вход 25 устройства, обнуляет счетчик 8 адреса и импульс сквозного переноса поступает с выхода переполнения счетчика 8 адреса через первьш элемент ИЛИ 5 на вход установки в нулевое состояние триггера 9. На единичном выходе последнего появляется нулевой потенциал, который запрещает считывание информации. Одновременно он посту

сигнализируя ния. :

об окончании режима чте-

0

0

5

0

5

Формула изобретения

Устройство для определения частот обращения к программам, содержащее регистр кода операции, блок элементов И, первьй элемент задержки, первый и второй элементы ИЛИ, счетчик адреса, триггер и блок буферной памяти, причем вход начальной установки устройства соединен с первым входом первого элемента ИЛИ, выход: первого элемента задержки соединен с первым входом второго элемента ИЛИ, выход которого соединен со счетным входом счетчика адреса, информационный выход счетчика адреса соединен с адресным входом блока буферной памяти, информационный выход которого является выходом результата устройства, единичный выход триггера соединен с входом чтения.блока буферной памяти, отличающееся тем, что, с целью расширения класса решаемых задач за счет возможности определения частоты обращения к модулям операционной системы во время йыпол- нения исследуемой программы, в него введены второй элемент задержки и третий элемент ИЛИ, причем вход начальной установки устройства соединен с входом сброса блока буферной памяти.

и с первым входом третьего элемента ИЛИ, выход которого соединен с входо начальной установки счетчика адреса, вход чтения устройства соединен с единичным входом триггера и вторым входом третьего элемента ИЛИ, выход переполнения счетчика адреса соединен с вторым входом первого элемента ИЛИ, выход которого соединен с нулевым входом триггера, инверсный выход которого соединен с входом записи блока буферной памяти, единичный выход триггера является выходом готовности устройства, вход признака окончания считывания устройства соединен с вторым входом второго элемента ИЛИ, информационный вход и тактовый вход устройства соединены соответственно с первым и вторым входами блока элементов И, выход которого соединен с информационным входом регистра кода операции, тактовый вхо устройства через второй элемент задержки соединен с тактовым входом блока буферной памяти, выход регистра кода операции соединен с информационным входом блока буферной памяти выход признака наличия информации блка буферной памяти соединен с входом первого элемента задержки,

2, Устройство по п. 1, о т л. и - чающееся тем, что блок буферной памяти содержит дешифратор, блок элементов ИЛИ, элемент И и Н запоминающих ячеек (где N - количество слов буферной памяти)«блока буферной памяти, каждая из которых содержит регистр, первый и второй блоки элементов И, элемент И, элемент ИЛИ, счетчик и схему сравнения, причем адресный вход блока соединен с входо

Редактор Л.Лангазо Заказ 6000/50

Составитель И.Сигялон Техред Л.Сердюкова

Корректор Л

Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий П3035, Москва,Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

о

О

дешифратора, i-й выход дешифратора () соединен с первыми входами первого и второго блоков элементов И и первым входом элемента И соответствующей i-й ячейки, выход несравнения схемы сравнения 1-й ячейки (,N) соединен с соответствующим -м входом элемента И, выход которого является рыходом признака наличия информации Йлока, выход второго блока элементов И i-и ячейку (,N) соединен с соответствующим 1-м входом блока элемен- тов ИЛИ, выход которого является ин-

g формационным выходом блока, в каждой ячейке блока первая группа информаци- .онных входов и тактовьш вход схемы сравнения подключены соответственно к информационному и тактовому входам блока, второй, третий и четвертый входы первого.блока элементов И подключены соответственно к информационному входу, выходу признака наличия информации и входу записи блока, второй вход элемента И подключен к выходу признака наличия информации блока,, второй нход второго блока элементов И подключен к входу чтения блока, входы начальной установки регистра и счетчика подключены к входу сброса блока, выход первого блока Элементов И соединен с входом регистра, группа разрядных выходов которого соединена с второй группой информационных входов схемы сравнения, выход срав-

5 нения которой соединен с первым входом элемента ИЛИ, выход элемента И соединен с вторым вход(Л элемента ИЛИ, выход которого соединен со счет- нЫм входом счетчика, выходы разрядов регистра и счетчика соединены с тьими входами соответствующих элементов И второго блока.

5

Корректор Л.Пилипенко

Изобретение относится к вычислительной технике и может быть использовано для получения характеристик программ. Устройство содержит регистр 1 кода операции (модуля), на который принимается-код модуля ОС, вызванного выполняемой программой, блок 10 буферной памяти, который предназначен для хранения кодов модулей ОС и частот обращений к ним, счетчик 8 адреса, который обеспечивает адресацию в блоке буферной памяти, блок элементов И 2, элементы 3, 4 задержки, злементы ИЛИ 5, 6, 7, дешифратор 11, элемент И 12, блок 13 элементов ИЛИ. Устройство позволяет определять частоты использования модулей операционной системы во время выполнения исследуемой программы. 1 3.п. ф-лы, 1 ил. i (Л гг ZS