Устройство для отладки программ Советский патент 1989 года по МПК G06F11/28 

Изобретёние относится к вычислительной технике и может быть использовано для отладки программы, а также при решении задач оценки эффективности и оптимизации функционирования вычислительных систем.

Цель изобретения - повьшение достоверности отладки.

На чертеже приведена структурная схема устройства для отладки программ.

Устройство содержит регистр 1 кода -состояния, регистра 2 ключа защиты памяти, счетчик 3 времени, схему 4 сравнения, первый 5 и второй 6 блоки буферной памяти (Ш), первый 7 и второй 8 счетчики адреса, первый 9 и второй 10 триггеры, первый 11, второй 12 и третий 13 элементы задержки.

первый 14, второй 15 и третий 16 блоки элементов ИЛИ, блоки 17-21 элементов И, элементы И 22-27, элементы ИЛИ 28-31, вход 32 задания режима, тактовый вход 33, вход 34 перезаписи, вход 35 логической единицы, первый информационный вход 36, второй информационный вход 37 устройства, выход 38 признака перезаписи, информационный выход 39 устройства.

Устройство работает следующим образом.

В исходном состоянии счетчики 3, 7, 8, триггеры 9, 10 и регистр 1 сброшены в нулевое состояние, блоки 5 и 6 БП .очищены.

На нулевом выходе, триггера 9 установлены высокий потенциал, который

сд

00 4;

сл

т|оступает на вход записи блока 6, Е|ТОРОЙ вход элемента И 24 и второй Еход блока элементов И 19, тем самым устанавливая блок 6 в режим записи. Сдновременно этот потенциал поступа- 4т на вход считывания блока 5, первый I ход элемента И 26 и первый вход Слока элементов И 18, тем самым устанавливая блок 5 в режим считывания.

На управляющий вход 35 устройства годается высокий потенциал, который сохраняется на весь период работы устройства. Тактовые импульсы ЭВМ, юступающие на вход 33 устройства, ачинают через элемент И 22 посту- г:ать на счетный вход счетчика 3 и Iход разрешения схемы 4 сравнения. (1четчиком 3 осуществляется фиксация абсолютного времени измерения. В регистре 2 хранится код текущего ключа ;1апщты памяти ЭВМ, запись которого осуществляется через группу 37 инфор- aциoнныx входов устройства. На грзш- иу 36 информационных входов устрой- (тва поступает из ЭВМ код текущего (достояния центрального процессора например, для ЭС ЕС ЭВМ этот код соответствует значению четырнадцатого и пятнадцатого разрядов слова состояния программы). Этот код на схеме 4 (равнения сравнивается с кодом предыдущего состояния, который хранится в )егистре 1 (в начале работы устройства этот код принимается равным иу- .по). В случае несовпадения этих кодов 1О очередному импульсу, поступающем - i выхода элемента И 22 на вход разрешения схемы 4 сравнения, на ее выходе появляется импульсный сигнал.

Этот сигнал через элемент И 24 и элемент ИЛИ 30 поступает на вход счи- гывания блока 6. По этому сигналу через группу информационных входов бло- jfca 6 в очереднзпо ячейку осуществляется запись содержимого счетчика 3, регистров 1 и 2.

Адрес очередной ячейки блока 6 в :ре5киме записи определяется содержимым счетчика 7, которое через блок 1 элементов И и блок 15 элементов ИЛИ поступает на группу адресных входов Яблока 6.

Импульс с выхода схемы 4 сравнения через элемент 12 задержки поступает также на счетный вход счётчика 7, увеличивая его содержимое на единицу и тем самым формируя адрес следующей ячейки, в которую будет произ

водиться запись. Одновременно этот импульс через элемент 11 задержки поступает на второй вход блоков элементов И группы 21 и разрешает запись в регистр 1 текущего кода состояния.

После записи информации в последнюю ячейку блока 6 происходит переполнение счетчика 7 и он обнуляется. Сигнал с выхода переполнения счетчика .7 через элемент ИЛИ 28 поступает на счетный вход триггера 9.и устанавливает последний в единичное состояние. На единичном выходе триггера 9 устанавливается высокий потенциал, который постзшает на первый управляющий вход блока 5., вто1рой вход элемента И 23 и второй вход блоков элементов И 17, тем самым устанавливая блок 5 в ре жим записи.

Одновременно этот потенциал поступает на вход считывания блока 6, первый вход элемента И 25 и первый вход блоков элементов И группы 20, тем самым переводя блок 6 в режим считывания. Запись в блок 5 осуществляется аналогично записи в блок 6, при этом адрес очередной ячейки, определяемый содержимым счетчика 7, поступает на группу адресных входов блока 5 через блок 17 элементов И и блок 14 элементов ИЛИ, а импульс с выхода схемы 4 сравнения - на вход считывания блока 5 через элемент И 23 и элемент ИЛИ 31.

Сигнал с выхода переполнения счетчика 7 через элемент РШИ 29 постзтпа- ет на счетный вход триггера 10, устанавливая его в единичное состояние. При этом высокий потенциал с единичного выхода триггера поступает через выход 38 устройства в ЭВМ, сигнализируя о необходимости перезаписи информации из заполненного блока БП во внешнюю память. Для перезаписи содержимого блока БП из ЭВМ через управляющий вход 34 устройства начинают поступать импульсы.

Очередной импульс, поступая через элемент И -23 и элемент РШИ 30 на вход считывания блока 6,обеспечивает счи- гывание из очередной ячейки БП, адрес которой определяется содержимым счетчика 8, которое поступает через ,блок 20 элементов И и блок 15 элементов ИЛИ на группу адресных входов блока 6,

Содержимое очередной ячейки с группы информационных выходов блока

6 через блок 16 элементов ИЛИ поступает на группу информационных выходов устройства 39. Этим же импульсом поступающим через элемент 13 задержк и элемент И 27 на счетный вход счетчика 8, осуществляется з еличение содержимого счетчика 8 на единицу, тем самым формируется адрес следующей ячейки, из которой будет производиться считывание (перезапись).

После считьшания содержимого последней ячейки блока 6 происходит переполнение счетчика 8 и он обнуляется. Сигнал с выхода пер еполнения счетчика 8 через элемент ИЛИ 29 поступает на счетный вход триггера 10 и устанавливает его в нулевое состояние. Низкий потенциал на его единичном выходе сигнализирует ЭВМ об окончании считывания (перезаписи), Ячейки блока 6 при считывании обнуляются .

Считывание из блока 5 осуществляется аналогичным образом, при этом адрес очередной ячейки считъгоания поступает из счетчика 8 через блок 18 элементов И и блок 14 элементов ИЛИ на группу адресных входов блока

По окончании работы устройства необходимо считать содержимое неполностью заполненного блока БП. Для этого введен режим принудительного чтения (перезаписи). В этом режиме на управляющий вход 32 устройства поступает импульс, который через элемент ИЛИ 28 устанавливает триггер 9 в противоположное состояние, тем самым устанавливая блок БП, находящийся по окончании работы устройства в режиме записи, в режим считывания. Одновременно этот импульс через элемент ИЛИ 29 устанавливает триггер 10 в единичное состояние. Считьшание из блока БП производится аналогично описанному.

Формула изобрете ни я

Устройство для отладки программ, содержащее первый блок буферной памяти, первый счетчик адреса, первый триггер, первый элемент задержки, первый, второй, третий и четвертый блоки элементов И, первый и второй блоки элементов ИЛИ, регистр кода состояния, схему сравнения, первый элемент ИЛИ, причем группа информационных выходов регистра кода состо-

яния подключена к первой группе информационных входов схемы сравнения, выход которой соединен с входом первого элемента задержки, единичный выход первого триггера подключен к входу записи первого блока буферной памяти, выходы первого и второго блоков элементов И подключены соответ- 0 ственно к первому и второму входам первого блока элементов ИЛИ, выходы третьего и четвертого блоков элементов И соединены соответственно с первым и вторым входами второго бло- 5 ка элементов ИЛИ, вход задания режима устройства подключен к первому входу первого элемента ИЛИ, отличающееся тем, что, с целью повьшения достоверности отладки, 0 в него введены второй счетчик адреса, второй блок буферной памяти, второй триггер, второй и третий элементы задержки, третий блок элементов ИЛИ, регистр ключа защиты памяти, 5 счетхшк времени, пятый блок элементов И, второй, третий и четвертый элементы ИЛИ, первый, второй, третий, четвертый, пятый и шестой элементы И, причем тактовый вход устройства под- 0 кшочен к первому входу первого элемента И, выход которого соединен с входом разрешения сравнения и со счетным входом счетчика времени, группа выходов которого подключена с к соответствую цим входам группы информационных входов первого и второго блоков буферной памяти, первая группа информационных входов устройства соединена с группой информацион- 0 ных входов пятого блока элементов И и второй группой информационных входов схемы сравнения, выход которой подключен к первым входом второго и третьего элементов И и к входу вто- 5 рого элемента задержки, выход которого соединен со счетным входом первого счетчика адреса , группа выходов которого подключена к первым группам первого и третьего блоков элементов 0 И, вторая группа информа1щонных входов устройства подключена к группе входов регистра ключа защиты памяти, группа выходов которого подключена к соответствующим входам групп инфор- 5 мационных входов первого.и второго блоков буферной памяти, группа выходов регистра кода состояния подключена к соответствующим входам групп информационных входов первого и втоjforo блоков буферной памяти, выход Переполнения первого счетчика адреса Подключен к первому входу второго : лемента ИЛИ и второму входу первого лемента ИЛИ, выход которого соединен to счетным входом первого триггера, единичный выход которого соединен с иторым входом второго элемента И, шравляющими входами первого и.чет- ертого блоков элементов И, первым 1ХОДОМ считывания второго блока буерной памяти и первым входом четвер- Ього элемента И, выход которого соединен с первым входом третьего эле- ента ИЛИ, вькод которого подключен второму входу разрешения считьша- я второго блока буферной памяти, руппа информационных выходов которб- о подключена к первой группе входов етьего блока элементов ИЛИ, нуле- юй выход первого триггера соединен

упавляющим входом второго блока шементов И, первым входом считыва- :ия первого блока буферной памяти; 1ХОДОМ записи второго блока буфер- юй памяти, вторым входом третьего ;шемента И, управляющим входом треть- liro блока элементов И и с первым входом пятого элемента И, выход которо- : о соединен с первым входом четвертого элемента ИЛИ, выход которого подключен к второму входу считьшания первого блока буферной памяти, группа 1шформационных выходов которого со- гданена с второй группой входов треть гго блока элементов ШШ, группа выходов которого является группой инфор- Iрационных выходов устройства, вход

n

5

перезаписи устройства соединен с вторыми входами четвертого и пятого элементов И и входом третьего элемента задержки, выход которого соединен с первым входом шестого элемента И, выход которого подключен к счетному входу второго счетчика адреса, выход переполнения которого подключен к второму входу второго элемента ШШ, выход которого соединен со счетным входом второго триггера, единичный выход которого подключен к второму входу шестого элемента И и является выходом признака перезаписи устройства, грзтпа информационных выходов второго счетчика адреса соединена с вторыми группами информационных входов второго и четвертого блоков элементов И, выходы второго и третьего элементов И соединены соответственно с вторыми входами четвертого и третьего элементов ИЛИ, второй вход первого элемента И подключен к шине единичного потенциала устройства, группа выходов первого блока элементов ИЛИ подключена к группе адресных входов первого блока буферной памяти, группа выходов второго блока элементов ИЛИ соединена с грзшпой адресных входов второго блока буферной памяти, выход первого элемента задержки подключен к управляющш у входу пятого блока элементов,И, группа выходов которого подключена к группе входов регистра кода сост ояния, вход задания режима устройства соединен с третьим входом второго элемента ИЛИ.

37

36

38 J

Изобретение относится к вычислительной технике и может быть использовано при отладке программ и решении задач оценки эффективности и оптимизации вычислительного процесса. Целью изобретения является повышение достоверности отладки. Устройство содержит регистр кода состояния центрального процессора, регистр ключа защиты памяти, два блока буферной памяти, два триггера, управляющих режимами чтения и записи блоков буферной памяти, два счетчика адреса для адресации ячеек буферной памяти, счетчик времени, который предназначен для подсчета абсолютного времени измерения. Устройство позволяет запоминать состояние центрального процессора, время нахождения в этом состоянии и ключ защиты памяти, соответствующий каждому состоянию процессора во время выполнения исследуемой программы. Эта информация необходима для построения операционной трассы программы. 1 ил.