УСТРОЙСТВО ДЛЯ РАЗДЕЛЕНИЯ НАПРАВЛЕНИЙ ПЕРЕДАЧИ И ПРИЕМА В ДУПЛЕКСНЫХ СИСТЕМАХ СВЯЗИ Российский патент 1995 года по МПК H04L27/18 H01B1/02 

Изобретение относится к электросвязи, преимущественно к передаче цифровых сигналов по кабелям связи.

Известно устройство разделения направлений, конструктивно выполненное в виде эквивалентной мостовой схемы, где в одну диагональ моста включен передатчик, а в другую приемное устройство [1] Принцип действия таких систем основан на возможности организации дуплексной связи при идеально сбалансированных сопротивлениях плеч мостовой схемы.

Однако из-за разброса параметров линии связи не удается полностью сбалансировать мостовую схему, поэтому сигналы собственного передатчика проникают в приемное устройство, существенно снижая качество работы последнего, например, увеличивая вероятность ошибочного приема единичного элемента.

Наиболее близким к изобретению по технической сущности является устройство [2] включающее последовательно соединенные входной блок, коммутатор, первый цифроаналоговый преобразователь, аналого-цифровой преобразователь, первый блок памяти, вычитатель, вторым входом соединенный с выходом аналого-цифрового преобразователя, сумматор, второй блок памяти, выходом соединенный с вторым входом сумматора, а также второй ЦАП, формирователь адреса и генератор.

Работу данного устройства можно пояснить следующим образом.

Поток логических нулей и единиц с выхода источника сообщений поступает во входной блок, в котором производится преобразование аналогового сигнала в соответствующую совокупность двоичных комбинаций, отображающих отсчеты сигнала U_i(k Δ t ), которые затем, пройдя первый цифроаналоговый преобразователь преобразуется в соответствующий аналоговый линейный сигнал (t), поступающий в противоположную сторону. Из канала связи приходит сигнал y(t), который складывается с передаваемым сигналом (t), и полученная сумма преобразуется в аналого-цифровом преобразователе в цифровой вид
M(kΔt)=g(kΔt)+y(kΔt).

Сигнал M(k Δ t) подается в вычитатель и одновременно в первый блок памяти. На выходе вычитателя передаваемый сигнал g(kΔ t) компенсируется, а принимаемый сигнал y(kΔ t) оказывается промодулированным по закону передаваемых данных. Восстановление формы принимаемого сигнала производится в сумматоре с помощью блока памяти. Восстановленный принимаемый сигнал y(k Δ t) далее преобразуется в аналоговую величину в цифроаналоговом преобразователе и выдается потребителю сообщений. Генератор выдает соответствующие тактовые последовательности, а формирователь адреса необходим для первоначального обучения устройства разделения под параметры канала связи.

Данное устройство позволяет разделить направления передачи и приема в дуплексных системах связи при полном совпадении спектров передаваемых и принимаемых сообщений.

Однако данное устройство эффективно работает при передаче данных по каналу связи. При использовании передачи данных МККТТ регламентирует специальный алгоритм вхождения в связь. Такой алгоритм предполагает обучение устройства разделения направлений при отсутствии символов противоположной стороны.

Существует большое количество технических решений, которые позволяют использовать прототип в качестве цифровой дифсистемы при передаче данных. Сложнее обстоит дело при передаче цифровой информации с большей скоростью по кабелям связи с использованием дуплексных цифровых регенерационных пунктов. При использовании прототипа для этих целей требуется специальный алгоритм вхождения в связь, когда сигналы противоположной станции отсутствуют. Отсутствие сигналов противоположной станции негарантировано при использовании десятков, а может быть сотен регенерационных пунктов. Кроме того, приемник не имеет возможности постоянно подстраиваться под параметры канала связи. Результатом этого является низкая достоверность принимаемых сигналов, приходящих из линии связи из-за недостаточной компенсации сигналов своего передатчика в тракте приема. При этом приемник не использует корреляционные связи принимаемого сигнала при демодуляции.

Целью изобретения является повышение помехоустойчивости принимаемых сигналов.

Для этого в устройство для разделения направлений передачи и приема в дуплексных системах связи, содержащее каскадно соединенные генератор, аналого-цифровой преобразователь, вычитатель, вторым входом соединенный с выходом аналого-цифрового преобразователя через первый блок памяти, сумматор, выходом соединенный со своим вторым входом через второй блок памяти, а также входной блок, вторым входом соединенный с вторыми входами первого и второго блоков памяти и первым выходом генератора, введены каскадно соединенные блок преобразования уровня и предварительная дифсистема, первым выходом соединенная с линией связи, а вторым выходом с вторым входом аналого-цифрового преобразователя, каскадно соединенные последовательный регистp, второй сумматор, параллельный регистр, выходом соединенный с вторым входом второго сумматора, последовательно соединенные блок управления и выходной триггер приема, при этом второй выход генератора соединен с входом блока управления, первый, второй и третий выходы которого соединены соответственно с третьим входом второго блока памяти, вторым входом параллельного регистра и вторым входом последовательного регистра, второй выход которого соединен с третьим входом первого блока памяти, четвертый вход которого соединен с выходом второго сумматора, выход входного блока соединен с первыми входами последовательного регистра и блока преобразования уровня, выход первого сумматора соединен с вторым входом выходного триггера приема.

Отличительными конструктивными признаками предлагаемого решения являются введение блока преобразования уровня, предварительной дифсистемы, последовательного и параллельного регистров, второго сумматора, блока управления и выходного триггера приема, новые электрические связи между вновь введенными узлами и узлами приемника, а также новое конструктивное выполнение блока управления. Все отличительные конструктивные признаки представляют единую совокупность признаков, так как элементы предложенного устройства взаимосвязаны и соединены в единую систему.

На фиг.1 изображено предлагаемое устройство; на фиг.2 блок управления.

Устройство содержит входной блок 1, блок 2 преобразования уровня, дифсистему 3, аналого-цифровой преобразователь 4, последовательный регистр 5, первый 6 и второй 10 блоки памяти, генератор 7, вычитатель 8, первый 9 и второй 12 сумматоры, параллельный регистр 11, выходной триггер 13 приема и блок 14 управления.

Блок 14 управления содержит счетчик 15 и дешифратор 16.

Конструктивное выполнение параллельного 11 и последовательного 5 регистров известно. Это микросхемы 155ИР1, 155ИР13, 561ИР9 и т.д.

Конструктивное выполнение АЦП 4 также известно. Это микросхемы 572ПВ1, 1108ПВ1 и т.д.

Конструктивное выполнение предварительной дифсистемы 3 известно. Это неотъемлемый узел многоканальных систем передачи.

Конструктивное выполнение вычитателя 8 и сумматоров 9 и 12: микросхемы 155ИМ3, 555ИМ6, 561ИМ1 и т.д.

Конструктивное выполнение блоков памяти: микросхемы 573РУ10, 561РУ2 и т. д.

Генератор 7, счетчик 15, дешифратор 16, триггер 13 тоже известные узлы. Входной блок 1 это D-триггер (155ТМ2, 561ТМ2).

Устройство для разделения направлений передачи и приема в дуплексных системах связи содержит последовательно соединенные входной блок 1, блок 2 преобразования уровня, дифсистему 3, аналого-цифровой преобразователь 4, вычитатель 8, вторым входом соединенный с выходом аналого-цифрового преобразователя 4 через первый блок 6 памяти, первый сумматор 9, выходом соединенный со своим вторым входом через второй блок 10 памяти, выходной триггер 13 приема, последовательно соединенные генератор 7, блок 14 управления, последовательный регистр 5, второй сумматор 12, параллельный регистр 14, выходом соединенный с вторым входом сумматора 12, при этом второй выход генератора соединен с вторыми входами входного блока 1, аналого-цифрового преобразователя 4, первого 6 и второго 10 блоков памяти, третий и четвертый входы первого блока 6 памяти соединены соответственно с выходом последовательного регистра 5 и выходом второго сумматора 12, выход входного блока 1 соединен с входом последовательного регистра 5, второй и третий выходы блока 14 управления соединены с вторым входом параллельного регистра 11, вторыми входами второго блока 10 памяти и выходного триггера приема.

Предлагаемое устройство работает следующим образом.

В процессе работы можно выделить четыре основные операции, одновременно протекающие в предложенном устройстве:
1. Формирование по длительности и амплитуде передаваемого сигнала от станции А и станции Б. Этот процесс осуществляется входным блоком 1, блоком 2 преобразования уровня и дифсистемой 3 в направлении пропускания сигналов передачи.

2. Формирование адреса для компенсации сигналов собственного передатчика. Этот процесс осуществляется последовательным регистром 5, вторым сумматором 12 и вторым параллельным регистром 11.

3. Компенсация сигналов собственного передатчика в тракте приема. Данная операция осуществляется, во-первых, с помощью дифсистемы 3 в тракте непропускания (предварительная компенсация) и, во-вторых, с помощью аналого-цифрового преобразователя 4, первого блока 6 памяти и вычитателя 8.

4. Процесс восстановления принимаемого сигнала после компенсации собственного передаваемого. Данная операция осуществляется с помощью первого сумматора 9, второго блока 10 памяти и выходного триггера 13 приема.

Всеми данными процессами управляет блок 24 управления, на вход которого поступают синхронизирующие импульсы с выхода генератора 7.

Итак, во-первых, согласно алгоритма первого процесса необходимо сформировать передаваемый сигнал по форме и длительности. Сигнал, подлежащий передаче, поступает во входной блок 1, который, по существу, представляет собой D-триггер. Здесь осуществляется "привязка" передаваемого сигнала к тактовой частоте обработки. Эта операция необходима из-за того, что вся обработка сигналов в устройстве осуществляется синхронно. Таким образом, выходной сигнал входного блока 1 повторяет входной сигнал синхронно с управляющим сигналом, поступающим с генератора 7.

Далее сформированный двоичный сигнал поступает на блок 2 преобразования уровня, который производит преобразование одноуровневого сигнала передачи в двухуровневый. Блок 2 преобразования уровня имеет порог срабатывания, равный половине ТТЛ уровня. Если передаваемый сигнал отличается больше порогового, то на выходе данного блока будет сформировано напряжение +U. Если передаваемый сигнал меньше порогового, то на выходе блока преобразования уровня сформируется напряжение -U. Таким образом, передаваемый сигнал, поступающий на вход входного блока 1, во-первых, поступает синхронно с тактовой частотой и, во-вторых, все логические единицы передачи преобразуются в напряжение +U, а все нулевые сигналы в (-U). Двухуровневый сигнал через предварительную дифсистему поступает на линейные зажимы и далее в сторону станции В. В предварительной дифсистеме в тракте непропускания осуществляется некоторое ослабление уровня передаваемого сигнала. Эта операция нужна для облегчения работы цифровой части. На этом заканчивается первый процесс.

Второй процесс необходим для формирования адреса для первого блока 6 памяти. Формирование адреса необходимо для того, чтобы можно было скомпенсировать сигнал передачи и в дальнейшем демодулировать принимаемые сигналы. Передаваемый сигнал с выхода входного блока 1 одновременно поступает на вход последовательного регистра 5. Тактирование входного блока 1 и последовательного регистра 5 синхронизировано генератором 7. Следовательно, в последовательном регистре 5 будет всегда храниться К разрядов передаваемого сигнала. Данные К разрядов необходимы, чтобы сформировать адрес по сигналу в данный момент времени и К-1 отсчетам сигнала передачи, которые были переданы ранее. Так как передаваемый сигнал двухуровневый, то последовательный регистр одноразрядный. Количество адресов, которое может появиться на выходе последовательного регистра 5, составляет 2^k. Однако в сторону первого блока 6 памяти поступают не все эти комбинации. Из К передаваемых разрядов сигнала N разрядов поступает на вход второго сумматора 12, а K-N разрядов в сторону первого блока 6 памяти. Очевидно, что обязательным условием должно быть N < K. Данные N разрядов поступают на второй блок 6 памяти, который работает в совокупности с параллельным регистром 5. Сигнал с выхода второго сумматора 12 в виде N разрядов также поступает в сторону первого блока памяти 6. Поясним эту операцию на конкретном примере.

Пусть К 8, N 4. В некоторый момент времени (обозначим его Т₁) в последовательном регистре 5 будет какая-то восьмиразрядная кодовая комбинация, например 11010100. Как было сказано ранее, четыре старших разряда, т.е. 1101, с выхода последовательного регистра 5 напрямую проходят на адресные входы первого блока памяти. Оставшиеся четыре разряда, т.е. 0100, поступают на вход второго сумматора 12. Так как N 4, то второй сумматор 12 и второй параллельный регистр 11 выбраны также четырехразрядными. Следует отметить, что интервал времени между соседними отсчетами сигналов передачи (в нашем случае Т₁-Т₂) разбивается еще на 2^N временных интервалов. В моменты времени Т₁,Т₂. Т_L второй параллельный регистр 11 принудительно обнуляется сигналом с выхода блока 14 управления. При этом на вход переноса Р_о второго сумматора 12 поступает постоянный сигнал, равный логической единице. Итак, в момент времени Т₁ с выхода последовательного регистра 5 кодовая комбинация поступает на вход второго сумматора 12. Так как в момент времени Т₁второй параллельный регистр 11 был обнулен, то на выходе второго сумматора 12 будем наблюдать комбинацию, равную 0101. В момент t₁ эта кодовая комбинация записывается сигналом с выхода блока 14 управления в параллельный регистр 11. Итак, с момента времени Т₁-t₁ в сторону первого блока 6 памяти поступает адресный сигнал 11010101. С момента времени t₁и до t₂ во втором сумматоре 12 производится сложение сигнала с выхода параллельного 14 и последовательного 5 регистров. Как было сказано ранее в этот момент времени в обоих регистрах хранится комбинация соответственно 0100 и 0101. На выходе второго сумматора 12 появляется результат сложения двух чисел, равный 1010. Данная кодовая комбинация в момент времени t₂ записывается вновь в параллельный регистр 11. Следовательно, в сторону первого блока 6 памяти поступает адрес, равный 110110100. С момента времени t₂-t₃ во втором сумматоре осуществляется вновь сложение двух сигналов. Результат сложения будет равен 1111. Операции сложения во втором сумматоре осуществляются для нашего случая 16 раз. В результате этого при формировании адреса К-N старших разрядов остаются без изменения на протяжении временных интервалов Т_i-T_i+1, а младшие N разрядов изменяются. Причем количество адресов, формируемых на интервале T_i-T_i+1, будет равно 2^N. Для нашего случая после 16 тактовых интервалов будут сформированы следующие адреса: 11010101, 11011010, 11011111. 11010000. Хотя младшие 4 разряда следуют не в порядке увеличения своего состояния, однако первый блок 6 памяти это оперативное запоминающее устройство с произвольной выборкой и поэтому порядок обращения к ячейкам можно сделать произвольным. Как видно из описания второго процесса, последние N разрядов играют вспомогательную роль при адресации, но именно такой порядок адресации позволяет повысить помехоустойчивость принимаемых сообщений. Третий процесс призван скомпенсировать передаваемый сигнал в тракте приема. Поясним эту операцию более подробно. Как было сказано выше, дифсистема 3 ослабляет (около 10 дБ) передаваемый сигнал в тракте приема. Одновременно от станции Б поступает принимаемый сигнал. На входе аналого-цифрового преобразователя 4 наблюдаем сумму двух сигналов. Обозначим через S₁(t) передаваемый сигнал на входе АЦП, а через y(t) принимаемый сигнал. Аналого-цифровой преобразователь 4 производит преобразование аналогового сигнала в цифровой эквивалент. Таким образом, на выходе АЦП 4 наблюдаем кодовые комбинации S_i(k Δ t) + y_i(k Δ t). Здесь и далее kΔ t означает дискретный момент времени. Для компенсации сигналов собственного передатчика используют закон относительности: помеха на i-том тактовом интервале компенсируется помехой от сигналов собственного передатчика на i-1 тактовом интервале. Обозначим через S₁(k Δ t) сигнал собственного передатчика на выходе АЦП4 при передаче следующей кодовой комбинации 10000000, а через S₂(k Δ t) сигнал собственного передатчика при передаче очередной кодовой комбинации 01000000. Аналогично можно обозначить через S₃(k Δ t), S₄(k Δ t). S_k(k Δ t) сигналы на выходе АЦП 4 при передаче кодовых комбинаций 11000000, 001000000.11111111. При этом будем записывать сигналы S₁(k Δ t), S₂(k Δ t). S_k(k Δ t) в первом блоке 6 памяти, а прежнее содержимое соответствующих ячеек памяти будем выводить на вход вычитателя 8. Такой порядок считывания записи оставим без изменения на протяжении всего сеанса связи. Для простоты понимания предположим, что при первоначальном вхождении в связь принимаемые сигналы отсутствуют. Тогда в первую ячейку памяти запишется отклик канала связи, равный S₁(k Δ t), во вторую S₂(k Δ t) и т.д. Данное предположение не ограничивает вхождение в связь при присутствии y(t). Но понимание в этом случае будет более сложным. Итак, при первоначальном вхождении в связь с помощью параллельного 11 и последовательного 5 регистров, а также второго сумматора 12 производится адресация к первому блоку 6 памяти. Так, на интервале времени Т₁-Т₂ производится однократная запись сигнала по адресу 10000000 и считывание из ячеек с номерами 10000000, 10000001.10001111. На интервале Т₂-Т₃ считывается сигнал из первого блока памяти по адресам 01000000, 01000001. 0100111 и производится однократная запись сигнала по адресу 01000000 и т. д. Если в первый момент времени первый блок 6 памяти был обнулен, то на интервале времени Т₁-Т₂ на выходе первого блока 6 памяти будет нуль. Начиная с момента времени T₂k₊₁ начинается рабочий режим. Пусть в момент времени T₂k₊₁ на выходе АЦП 4 вновь появляется сигнал (k Δ t), а из канала связи поступает принимаемый сигнал, равный y₁(k Δ t). На выходе АЦП 4 наблюдаем сигнал, равный S₁(k Δ t)+y₁(k Δ t). Так как параметры линии связи медленно изменяются во времени, то по закону относительности сигнал S₁(k Δ t), наблюдаемый на выходе АЦП 4 в первый момент времен, и в T₂k₊₁ момент времени на одинаковую кодовую комбинацию 10000000 будут примерно одинаковыми. Тогда, считывая прежнее содержимое первого блока 6 памяти S₁(k₁ Δ t) и подавая его на второй вход вычитателя 8, можно скомпенсировать передаваемый сигнал. Действительно, в этом случае на выходе вычитателя 8 будет сигнал, равный
L₁(kt) (k Δt)+y₁(kt)-S₁(k₁Δt) ≈ y₁(kt)+σ₁, где σ₁ недокомпенсация сигнала передачи в тракте приема.

Сигнал y₁( k₂k₊₁ Δ t) далее с выхода вычитателя 8 поступает на вход первого сумматора 9. Однако на этом процесс компенсации не заканчивается. Согласно порядку организации адресации производится считывание сигналов из других ячеек памяти, т.е. 10000001, 10000010.10001111. Так как старшие разряды у всех перечисленных выше адресов одинаковы, то и отклики канала связи на данные кодовые комбинации будут примерно одинаковыми. Следовательно, на выходе вычитателя появятся сигналы в виде
y₁(kt)+σ₂
y₁(kt)+σ₃.y₁(kt)+σ₁₅, где σ₂,σ₃,σ₁₅ величина недокомпенсации из-за неучета N младших разрядов. Эта величина будет оценена ниже.

По мере передачи сигналов станции А первый блок памяти постепенно заполнится суммарным сигналом станции А и станции Б. Тогда на выходе вычитателя 8 на очередном Т_m тактовом интервале наблюдается сигнал в виде
y_m(kt)-y_m-1(kt);
y_m(kt)-y_m-2(kt).

y_m(kt)-y(kt).

Так как устройство предназначено для разделения двухуровневых сигналов, то вторые члены в перечисленном выше ряде имеют либо такую же величину и знак, либо противоположный знак. Следовательно, на выходе вычитателя 8 будет либо нулевое значение, либо удвоенная амплитуда принимаемого сигнала. В силу того, что в любом цифровом сигнале всегда есть баланс по постоянной составляющей, то появление положительных и отрицательных уровней примерно одинаково. Следовательно, примерно раз на выходе вычитателя 8 появятся сигналы, близкие к нулю, и раз удвоенная амплитуда принимаемого сигнала. На этом третий процесс заканчивается.

Процесс восстановления формы принимаемого сигнала и выдачи его потребителю сообщений осуществляется с помощью первого сумматора, второго блока 10 памяти и выходного триггера 13. В моменты времени Т₁,Т₂.Т второй блок 10 памяти обнуляется, а знак результата суммирования одновременно переписывается в выходной триггер 13. Первый сумматор 9 и второй блок 10 памяти по существу являются накапливающим сумматором. Выходной сигнал его описывается следующим выражением
C_j=[y_j(k_jΔt)-y_i(k_iΔt)] (1)
После М тактов суммирование в накапливающем сумматоре будет величина примерно равная
C_j=M˙y_j(k_jΔt)=2^Ny_jΔt), (2) где M 2^N.

Так как принимаемый сигнал двухуровневый, то знак C_j однозначно определяет знак принимаемого сигнала y_j(k_j Δt), который переписывается в выходной триггер 13 по сигналу с выхода блока 14 управления. Таким образом организована передача цифрового линейного сигнала, компенсация сигналов встречного направления и восстановление принимаемого сигнала.

Оценим преимущества предлагаемого технического решения по сравнению с прототипом.

Как известно, качество приема оценивается отношением сигнал/шум на входе приемника. Для прототипа это отношение будет равно
D , (3) где Р_АЦП Δ²/12 мощность шума АЦП; σ_кс² мощность белого шума. Это выражение справедливо и для предлагаемого устройства. Но для последнего в силу суммирования многократно суммируются отсчеты шума АЦП и шума канала связи. Так как отсчеты шума АЦП невелики, то согласно предельной центральной теоремы при достаточно больших 2^N мощность шума будет равна P_АЦПΣ 2^N· .

Так как распределение P_АЦПΣ и P_ксΣ подчинено нормальному закону, то общая мощность шумов будет равна 2 + В силу линейного суммирования отсчетов сигнала общая мощность сигнала согласно (2) будет равна М²Р_с. Тогда для предлагаемого устройства отношение сигнал/шум будет равно
Q . (4)
Выигрыш в повышении помехоустойчивости составит величину, равную
λ 2^N. (5)
Так, при N 4 выигрыш составит 16 раз. Достоверность положительного эффекта была подтверждена экспериментальными данными, полностью подтвердившими справедливость теоретических исследований.

Использование: в электросвязи, преимущественно для передачи цифровых сигналов по кабелям связи. Цель изобретения: повышение помехоустойчивости принимаемых сигналов. Сущность изобретения: устройство содержит входной блок 1, блок 2 преобразования уровня, дифсистему 3, аналого-цифровой преобразователь 4, последовательный регистр 5, блоки 6 и 10 памяти, генератор 7, вычитатель 8, сумматоры 9 и 12, параллельный регистр 11, триггер 13 и блок 14 управления. 1 з.п. ф-лы, 2 ил.

1. УСТРОЙСТВО ДЛЯ РАЗДЕЛЕНИЯ НАПРАВЛЕНИЙ ПЕРЕДАЧИ И ПРИЕМА В ДУПЛЕКСНЫХ СИСТЕМАХ СВЯЗИ, содержащее генератор, первый выход которого соединен с входом входного блока, первым входом аналого-цифрового преобразователя и первыми входами первого и второго блоков памяти, выход аналого-цифрового преобразователя соединен с первым входом вычитателя и вторым входом первого блока памяти, выход которого соединен с вторым входом вычитателя, выход которого соединен с первым входом первого сумматора, выход которого соединен с вторым входом второго блока памяти выход которого соединен с вторым входом первого сумматора, отличающееся тем, что введены блок преобразования уровня, дифференциальная система, триггер, а также последовательно соединенные блок управления, последовательный регистр, второй сумматор и параллельный регистр, причем выход входного блока соединен с вторым входом последовательного регистра и через блок преобразования уровня с входом дифференциальной системы, первый выход которой соединен с линией связи, а второй выход с вторым входом аналого-цифрового преобразователя, второй выход генератора соединен с входом блока управления, второй выход блока управления соединен с вторым входом параллельного регистра, выход которого соединен с вторым входом второго сумматора, выход которого соединен с третьим входом первого блока памяти, четвертый вход которого соединен с вторым выходом последовательного регистра, третий выход блока управления соединен с третьим входом второго блока памяти и первым входом триггера, второй вход которого соединен с выходом первого сумматора. 2. Устройство по п.1, отличающееся тем, что блок управления содержит последовательно соединенные счетчик и дешифратор, одноименные выходы которого являются выходами блока управления, входом которого является вход счетчика.