Устройство для моделирования деятельности человека-оператора Советский патент 1988 года по МПК G06N7/08 

i:o со со

vj

О5

1

Изобретение относится к вычислительной технике, в частности к устройствам для моделирования деятельности человека-оператора системы человек -машина .

Цель изобретения - расширение функциональных возможностей устройст ва за счет моделирования работы оператора при наличии в алгоритме ei;;o деятельности одного логического условия.

На чертеже представлена структурная схема предлагаемого устройства.

Устройство содержит первый блок 1 памяти, первый триггер 2, регистр 3 памяти, первый элемент ИЛИ 4, первый 5, второй 6 и третий 7 элементы задержки, генератор -8 импульсов случайной деятельности, генератор 9 рав Номерно распределенных чисел, дифференцирующий элемент 10, преобразователь I1 временной интервал-код, йервую схему 12 сравнения, счетчик 13 ошибок, сумматор 14, счетчик 15 йравильно выполненных операций, вторую схему 16 сравнения, блок 17 регистрации, второй элемент ИЛИ 18, счетчик 19. выполненных реализаций, третью схему 20 сравнения, первый элемент И 21, генератор 22 тактовых импульсов, второй элемент И 23, чет йертый элемент ИЛИ 24, группу эле- Центов И 25, счетчик 26 пропзмценных (Операций, счетчик 27 адреса, дешиф- IjaTop 28, четвертую .схему 29 сравне- Ция, блок 30 памяти, пятый э|лемент ИЛИ 31 , второй триггер 32, пустой 33, четвертый 34, пятый 35 и| третий 36 элементы И, третий 37 и ш|естой 38 элементы ИЛИ, четвертый 39 и пятьй 40 элементы задержки и в|ход 41 запуска устройства.

Блок 1 памяти предназначен для хранения и вьщачи в регистр 3 пара- м1етров алгоритма управления. В нем хранятся данные об операционной составляющей алгоритма деятельности, вьшолнение которых моделируется. С11итывание этих данных осуществляет- сй путем подачи сигналов на его вхо- , npti- этом при появлении сигналов Hi его первом входе считьшания и третьем адресном входе производится В1йдача параметров первой и всех по- сйедующих операций алгоритма, а при появлении сигнала на втором и третьем его входах в регистр выдаются дан ные только о первой операции алгорит

997612

ма, что соответствует началу новой реализации алгоритма при условии, что предыдущая реализация была завершена безуспешно, т.е. оператор не вьшолнил в этот раз задачи управления .

Блок 1 памяти разделен на две зоны, причем в первой его зоне хра- JQ нятся значения математического ожидания и среднего квадратического отклонения времени выполнения каждого типа элементарных операций алгоритма, включая операции проверки логи- 5 ческого условия, т.е. принятия решения. Во второй зоне располагаются значения вероятности Р; безошибочного выполнения соответствующего типа элементарной операции и значения ве- 20 роятности Р: наступления одного из исходов логических условий алгоритма. Значение вероятности другого исхода определяется как

и

5

поэтому его хранить не требуется. 5 Данные значения в обеих зонах размещены в порядке очередности следования номеров операций, заданных языком

логических схем алгоритмов (ЛСА), и позволяют моделировать безошибочность,

0 продолжительность действий оператора, принятие им решения с учетом компоновки панелей управления и индикации соответствующими органами.

Триггер 2 управляет включением и выключением устройства.

Регистр 3 памяти осуществляет хранение и вьщачу на первый выход значения математического ожидания и. среднего квадратического отклонения

Q элементарных и логических операций, а на второй - значение вероятности Р; соответствующих типов элементарных операций или значение вероятности Р; логического исхода операции

принятия решения. 5 .

Элементы 5, 6 и 7 задержки предназначены для организации надежной записи и считьшания данных из блока I памяти в регистр 3. Генератор В импульсов случайной длительности служит для выработки импульсов, распределенных по необходимому закону с параметрами, выдаваемыми блоком памяти.

Генератор 9 случайных равномерно распределенных в интервале (О, I) чисел прбизводит выработку значения этих чисел.

Питание на генераторы 8 и 9 подается по сигналу, запускающему работу устройства.

Дифференцирующий элемент 10 выделяет импульсы начала и конца импульсов, формируемых генератором 8, для дальнейшего преобразования отрезка времени в код.в преобразователе 11.

В схеме 12 сравнения при поступлении от элемента 10 импульса Конец производится сравнение случайного числа Хр, выработанного ранее по команде с выхода элемента 7 задержки генератором 9, со значением вероятности Р; безошибочного выполнения элементарной операции или со значе- нием вероятности Р: срабатьшания данного логического условия, переписанным в схему сравнения из регистра 3. Если в результате сравнения эт.их чисел определяется безошибочность выполнения текущей элементарной операции (X Р;), операция считается вьтолненной правильно, в противном случае засчитывается ошибка, на этом моделирование данной реализации прекращается. Подачей сигнала на второй вход блока 1 памяти обеспечивается моделирование очередной реализации с первой операции алгоритма. В случае если моделируется логическая операция и при сравнении оказьюает- ся случайное число больше значения вероятности срабатьшания логической операции, , сигнал появится на втором выходе схемы 12, в противном случае, когда Хр , сигнал появится на первом ее выходе, что повлияет на изменение управляющей составляющей алгоритма, т.е. на порядок моделирования элементраных операций.

Счетчик 13 подсчитывает число ошибок при выполнении алгоритма, что соответствует числу безуспешных pea- лизаций, т.е. попыток выполнения алгоритма.

Сумматор 14 осуществляет суммирование всех значений временных интервалов выполнения операций как за одну, так и за все операции алгоритма а также за все успешные его реализации. При этом в случае если при выполнении алгоритма оператором допущена ошибка, т.е. алгоритм не выполнен, значения всех пред адущих до дан ной операции временных затрат стира

ются и с безошибочными реализациями не суммируются.

Счетчик 15 подсчитывает число правильно выполненных операций для дальнейшего сравнения в схеме 16 сравнения с числом операций, содержащихся в алгоритме управления, что позволяет определить момент завершения выполнения задачи управления оператором и переход к новой реализации. Число операций моделируемого алгоритма устанавливается в схеме 16 сравнения перед началом моделирования.

Блок 17 регистрирует по окончании моделирования число безуспешных пыток выполнения алгоритма, т.е. содержимое счетчика 13, а также значение общего времени моделирования всех успешных реализаций алгоритма. т.е. содержимое сумматора 14.

Счетчик 19 подсчитьшает число веденных реализация как успешных, так и ошибочных для сравнения в схе- ме 20 сравнения с требуемым числом реализаций. Это число записывается в схему 20 также перед началом моделирования и определяется исходя из требуемой точности результатов моде- лирования.

Счетчик 26 пропущенных операций служит для подсчета количества операций, моделирование которых не производится в зависимости от логических условий.

Счетчик 27 адреса и дешифратор 28 предназначен для задания управляющей части алгоритма,т.е. порядка очередности моделирования выполнения зле- ментарных операций в зависимости- от исходов логических операций.

Для задания управляющей части ал-- горитма используем язык логических схем алгоритмов ., Рассмотрим процесс выполнения алгоритма, заданного, например, логической схемой

42 4 f 6 I

(1)

где Aj, - оператор, срабатывание которого означает выполнение элементарной операции (операционный оператор); логический оператор, срабатывание которого заключается в выборе той или другой реализации алгоритма для достижения цели управления.

5I

Выполнение алгоритма управления Начинается с. самого левого члена А, и заключается в последовательном Переходе до последнего члена А„. Члены логической схемы, обозначенные символом А, являются операционными операторами схемы алгоритмов и не изменяют порядок следования опе раторов схемы, т.е. их еладованне осуществляется в строгой очередности Нарастания номера оператора, а чле- ribi, обозначенные символом Р, указывают на наличие в алгоритме логичес- к|их условий и являются логическими С ператорами. Эти логические операторы ЛСЛ могут изменять последователь- фсти вьшолнения операторов алгорит- На. Так, в случае срабатьгоания логи- ч ского условия человек-оператор обя 3jaH после третьей операции алгоритма п|ерейти к восьмой, а в случае сраба- т тания и второго логического усло- вЬя - после восьмой выполнить двенад Ц|атую и последующие операции алгорит MJa. В данном случае алгоритм деятель нЬсти представлен логической схемой

10

А, А,, , А,, ,

(2)

В противном случае., т.е. в том случае, если срабатывания логических условий не произошло, оператор обязан вьтолнить алгоритм в соответствии с логической схемой (1).

Таким образом, счетчик 27 адреса предназначен для подсчета количества операций алгоритма, т.е. поряд- номеров логической схемы алго- pijrTMa (порядковые номера элементарных и логических операций).

Дешифратор 28 предназначен для Bfcii6opa из блока I памяти соответствующей операционной составляющей данной операции алгоритма как логической, так и элементарной, а также дЛя управления выбором числа пропущенных операций в блоке 30 памяти. В схеме 29 сравнения происходит срав нение кода количества операций алгоритма, записанного из блока 30 памяти, которые пропускаются оператором в случае срабатьшания логических условий, с количеством пропущенных оп ераций, поступивших из счетчика 26 Например, в случае срабатьшания Р,. не1рбходимо пропустить операции AjAgA, т.е. три операции, поэтому в записьгоается код, соответст3997616

вующий числу три, и т.д. Кроме того, схема 29 через элемент И 23 управля- ет и дополняет счетчик адреса количеством пропущенных операций при помощи генератора 22 тактовых импульсов .

Блок 30 памяти хранит значение кодов количества пропущенных операций в случае срабатьгоания логических условий (т.е. появления сигнала ни втором выходе дешифратора 28) в соответствии с их номером (т.е. появление сигналов на счетчике 27 адреса). 15 Кроме того, дешифратор 28 при появлении на его входах кода номера любой логической операции сигналом с второго выхода переключает триггер 32 управления в единичное состояние - 20 -(наличие 1 на прямом выходе и О - на инверсном), который подключает (в зависимости от своего состояния) соответствующие элементы И 33 - 36, организуя порядок перехода от логичес- 25 ких операций к элементарным, и наоборот.

Время задержки элемента 39 выбирается в зависимости от максимального количества операций в алгоритме, которые необходимо пропустить при моделировании наступления исходов логических операторов. Элемент 40 задержки обеспечивает подготовку устройства к моделированию следующей реализации при обнулении счетчика 27 адреса.

Устройство функционирует следующим образом.

После подачи на устройство питания пбред запуском его осуществляется приведение в исходное состояние всех блоков, схем к триггеров, включаются генераторы 8 и 9, первый из которых подготавливается к формированию последовательности импульсов случайной длительности, а второй - к генерации случайных равномерно распределенных чисел, и запускается генератор 22 тактовых импульсов. g Импульс запуска через элемент ИЛИ 4 поступает на элемент 5 задержки, а через элемент ИЛИ 24 - в счетчик 27 адреса. Порядковый номер операции .алгоритма через дешифратор 28 посту- пает на третьи установочные входы блока 1 памяти для выбора параметров как элементарной, так и логической операции ,(т.е. А или Р) . На вторых информационных выходах дешифрато30

35

40

45

pa 28 имеется сигнал в случае появления на его входах номера только логических операций (Р) . Для уяснения работы устройства рассмотрим порядок его работы при моделировании элементарных операций.

Время задержки элемента 5 задержки выбирается в зависимости от выхода на заданный режим работы генераторов 8 и 9, а также продолжительностью записи информацииJ содержащейся в счетчике 27. После поступления сигнала с элемента 5 задержки на вход блока 1 памяти производится считьгоание данных из обеих зон в регистр 3 для моделирования первой операции. Запись в регистр 3 разрешена при наличии единичного сигнала на прямом выходе триггера 2 управления. Триггер 2 переходит в единичное состояние по сигналу запуска устройства Кроме того, сигнал с элемента 5 задержки поступает на элемент 6 задержки, время задержки которого выбирается исходя из продолжительности перезаписи информации из блока 1 в регистр 3. Сигнал с выхода элемента 6 з- .держки поступает на вход элемента 7 задержки и на первый вход записи информации- регистра 3, по этому сигналу осуществляется перезапись значений параметров моделируемой one .рации-в генератор 8 и схему 12 сравнения. Генератор 8 начинает формирование импульсов, длительность которых определяется введенными параметрами из регистра 3, которые поступают на вход элемента 10. Величина времени задержки 7 обеспечивает надежное считывание информации из регистра 3 и перестройку генератора 8.

При поступлении сигнала с выхода элемента 7 на вход регистра 3 производится его обнуление, а при поступлении этого же сигнала на вход генератора 9 осуществляется вьщача в схему 12 равномерно распределенного числа Хр. Сигнал Начало с элемента 10 поступает на первьм вход преобразователя 11 временной интервал-код, а сигнал Конец - на второй его вход, формируя код продолжительности временного интервала. Одновременно сигнал Конец дает команду на срав-, нение в схеме 12 сравнения. В ней сравнивается случайное равномерно распределенное число, Х(. со значением вероятности безошибочного вы

8

полнения элементарной операции Г- данного типа. В том случае сели XpfeP;, операция считается вьтолнеи- ной безошибочно, и импульс с первого выхода схемы 12 поступает на первые входы третьего и четвертого элементов И 33 и 34. Наличие сигналов на их вторых входах определяет три1-

гер 32 в зависимости от типа выполняемых операций. Единичный сигнал с прямого его выхода свидетельствует о необходимости моделирования логической операции, а единичный сигнал

на иййерсном выходе - о моделировании элементарной операции. Первая операция, как правило, является элементарной. Поэтому единичный сигнал с триггера 32 поступает на вторые входы

элементов И 34 и 35. Импульс с выхода элемента И 34 поступает через элемент ИЛИ 37 на вход счетчика 15 для подг- счета количества правильно вьтол- ненных операций и через элемент

ИЛИ 38 на вход элемента И 21. При наличии сигнала на другом входе элемента 1 21, т.е. если не все операции алгоритма выполнены, происходит подача этого сигнала на вход элемента ИЛИ 4 и весь цикл работы устройства, но уже для моделирования второй операции алгоритма, повторяется. . Кроме того, импульс с выхода элемента И 34 поступает на вход сумматора

14. Сумматор 14 состоит из двух блоков, в первом подсчитывается время моделирования текущей реализации, а во втором - время предыдущих успешно выполненных реализаций. Если peaлизация завершена успешно, то время ее моделирования просуммировано с содержимым второго блока, в противном случае, т.е. при неуспешной реализации, обнулеяется содержимое первого

блока. С выхода счетчика 15 число успешных операций поступает в схему 16 сравнения, с первого выхода которой снимается постоянный единичный сигнал до тех пор, пока не будут, выполнены все операции алгоритма управления. Когда все операции алгоритма будут выполнены успешно, единичный импульс с второго выхода , схемы 16 сравнения поступит через элемент ИЛИ 18 на счетчик 19 для подсчета общего числа реализаций, одновременно сигнал с выхода элемента ИЛИ I8 поступит на установочные входы счетчиков 15 и 27 и обнулит их содержимое,

Подготовив их к подсчету операций в Следующей реализации. Кроме того, Сигнал с выхода элемента ИЛИ 18 чере Пятый элемент 40 задержки, время задержки которого определяется продолжительностью обнуления счетчика 27 адреса, поступает на вход элемента ИЛИ 4 для запуска устройства на моделирование очередной реализации , алгоритма.

В том случае если при сравнении значений в схеме 12 сравнения Операция считается невыполненной. И этом случае сигнал с ее второго вы хода поступает через элемент И 35 на счетчик 13 для подсчета безуспешных реализаций, на вход элемента ИЛИ 18 Для подсчета числа реализаций, обнуления счетчиков 15 и 27 и возобновления моделирования очередной реализации. Кроме того, этот сигнал на $ходе сумматора 14 обнуляет содержимое первого блока времени сумматора. Затраченного на текущую реализацию, И подготавливает блок 1 памяти для считьшания первой операции алгоритма.

При моделировании логической операции процесс моделирования не изменяется, но изменяются порядковые Номера следования элементарных опе- |заций при условии срабатьшания логи- tiecKoro условия.

Как только в счетчике 27 адреса Появится номер операции, соответст- йующий ;Логическому оператору, напри- Мер Р, код числа четыре появится как на первых информационных выходах Дешифратора 28 для выбора параметров этой операции в блок 1 памяти, так И на его втором выходе, а также на Первых входах группы элементов И 25 Сигнал с второго выхода дешифратора 28 переводит триггер 32 управления Из нулевого состояния в единичное (наличие единицы на прямом выходе И нуля - на инверсном). При этом Сигнал с единичного выхода поступает на элементы И 33 и 36. Кроме того, этот сигнал через группу элементов И 25 выбирает во втором блоке Памяти число, соответствзпощее значению числа пропущенных примоделировании операций, в случае срабатывания логического условия, например, после срабатывания логического оператора ,. необходимо пропустить операции AfA.(,A-,, т.е. число равно

трем. Процесс моделирования логических операций аналогичен процессу моделирования элементарных, только в схеме 12 сравнения происходит сравне

ние числа X

иг;

в случае если

Х - Pj логический оператор Р сра- батывает, т.е. принимается решение на вьшолнение следующей операции

8 (О-При.этом появляется сигнал . на первом выходе схемы 12 сравнения, который через элемент И 33. поступает на вход считывания блока 30 памяти для считывания в схему 29 сравнения кода числа пропущенных операций и на вход элемента ИЛИ 37 для подсчета правильно вьтолненных операций в счетчике 15. После записи в схему 29 сравнения кода числа пропущенных операций постоянный сигнал появляется на ее первом выходе, который разрешает прохождение тактовых импульсов с генератора 22 тактовых импульсов. Тактовые импульсы поступают через элемент ИЛИ 24 в счетчик 27 адреса, в котором записывается порядковый номер операции. Кроме того, тактовые импульсы поступают на вход счетчика 26, с выхода которого снимается код числа пропущенных операций, на второй вход схемы 29 сравнения для определения момента окончания формирования тактовых импульсов, а также через элемент ИЛИ 37 на счетчик 15 правильно выполненных операций, так как пропущенные операции подсчитываются в нем как правильно вьшолненные. При совпадении кодов числа пропущенных операций на обоих входах схема 29 сравнения снимает постоянный сигнал с первого выхода, прекращая подачу тактовых импульсов, и вьдает импульс с второго выхода, который через элементы ИЛИ 31 переводит триггер 32 в нулевое состояние, который готовит выходы схемы 12 сравнения к моделированию элементар-, ной операции Ag.

Импульс с выхода элемента И 33, кроме того, поступает на элемент 39 задержки, время задержки которого определяется максимальным числом пропущенных операций и продолжительностью их записи в счетчик 27 адреса.. С выхода элемента 39 задержки импульс поступает на вход элемента ИЛИ 4 дл моделирования очередной элементарной операции, в нашем слу11

чае после , и далее процесс моделирования повторяется.

В том случае если не срабатывает логический оператор, т.е. при сравнении X р PJ , сигнал появляется на втором выходе схемы 12 сравнения и через элемент И 36 поступает на входы элементов ИЛИ 31 и 38 и вход элемента ИЛИ 37. С выхода элемента ИЛИ 31 сигнал переводит триггер 32 в нулевое состояние, подготавливая устройство для моделирования следующей элементарной операции. Сигнал с выхода элемента ИЛИ 38 через элемен- та И 21 возобновляет моделирование очередной операции алгоритма, а сигнал с выхода элемента ИЛИ 37 подсчитывает в счетчике 15 операцию как выполненную. Когда число реализаций алгоритма достигнет требуемого числа, сигнал с выхода схемы 20 сравнения поступает на вход счетчика 13 ошибок и сумматора 14 для считывания информации в блок 17 регистрации а также переводит триггер 2 в нулевое состояние, запрещая дальнейшее моделирование. Сумматор 14 переписывает в блок 17 регистрации суммарное время моделирования всех успеш- ных реализаций. Полученные данные в блоке 17 позволяют оценить известными методами основные характеристи- .ки кач-ества деятельности оператора.

При соединении выхода Больше схемы 29 сравнения с установочным входом счетчика 26, который обнулялся бы по срезу импульса схемы 29 сранения, возможно многократное введение в логическую схему алгоритма логических условий и их выполнение в процессе моделирования.

Формула изобретения

Устройство для моделирования деятельности человека-оператора, содержащее первый блок памяти, регистр памяти, генератор равномерно распределенных чисел, генератор импульсов

случайной длительности, дифференцирующий элемент, преобразователь временной интервал-код, три схемы сравнения, три элемента ИЛИ, первый триггер, первый элемент И, блок регистрации, счетчик ошибок, счетчик правильно вьшолненных операций, счетчик вьшолненных реализаций, сумматор и три элемента задержки, первый вход

Q g 0 5 0

Q

5

5

0

76112

первого элемента И является нхолом запуска устройства и подключен к еди- Н1ГЧНОМУ входу первого триггера, выход первого элемента ИЛИ соединен с входом первого элемента задержки,выход которого подключен к входу считывания первого блока памяти и входу второго элемента задержки, выход которого соединен с входом считывания регистра памяти и входом третьего элемента задержки, выход которого подключен к входу обнуления регистра памяти и входу запуска генератора равномерно распределенных чисел, выходы которого соединены соответственно с информационными входами первой группы первой схемы сравнения, информационные входы второй группы которой соединены соответственно с разрядными выходами первой группы регистра памяти, разрядные входы которого подключены соответственно к выходам первого блока памяти, а разрядные выходы второй группы регистра памяти подключены соответственно к установочным входам генератора импульсов случайной длительности, выход которого соединен с входом дифференцирующего элемента,первый выход которого подключен к входу запуска преобразователя временной интервал-код, вход останова которого и вход разрешения сравнения первой схемы сравнения соединен с вторым выходом дифференцирующего элемента, выходы преобразователя временной интервал-код подключены соответственно к информационным входам- сумматора, выходы которого и разрядные выходы счетчика ошибок соединены с соответствующими входами блока индикации, разрядные выходы счетчика правильно выполненных операций подключены соответственно к информационным входам второй схемы сравнения, выход Меньше которой соединен с первым входом первого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, выход Равно второй схемы сравнения подключен к первому входу разрешения суммирования сумматора и первому входу второго элемента ИЛИ, выход которого соединен с обнуляющим входом счетчика правильно выполненных операций и счетным входом счетчика реализаций, разрядные выходы которого соединены соответственно с информационными входами третьей схемы сравнения, выход Равно которой соединен с входами считьшания сумматора и счетчика ошибок, отличающееся тем, iтo, с целью расширения функциональных возможностей за счет моделиро вания работы оператора при наличии в алгоритме его деятельности одиого логического условия, оно дополнительно содержит второй, третий, четвер тый, пятый и шестой элементы И, группу элементов И, четвертый, пятый и шестой элементы ИЛИ, четвертый и пятый элементы задержки, второй трйг- тер, второй блок памяти, четвертую ;схему сравнения, счетчик адреса, рчетчик пропущенных операций, дешиф- ратор, 1 енератор тактовых импульсов, выход которого подключен к первому входу второго элемента И, второй вход которого соединен с выходом Меньше четвертой схемы сравнения. fl выход второго элемента И соединен |со счетным входом счетчика пропущен- рых операций первым входом третье- t o элемента ИЛИ и первым входом че,т Ьертого элемента ИЛИ, второй вход ко горого соединен с выходом первого элемента ИЛИ, выход четвертого элемента ИЛИ подключен к счетному входу счетчика адреса, разрядные выходы которого-соединены соответственно с Первыми входами элементов И группы и Ьходами дешифратора, группа выходов Которого соединена соответственно с Адресными входами первого блока памя- -и, выходы элементов И группы подклю- 11ены соответственно к адресным зхо Лам второго блока памяти, выходы ко jroporo подключены соответственно к первой группе информационных входов Четвертей .схемы сравнения, вторая i pynna информационных входов которой Соединен соответственно с разрядными Выходами счетчика пропущенных опера- щий, выход Равно четвертой схемы Сравнения подключен к первому входу Пятого элемента ИЛИ, второй вход

которого соединен с выходом третьего элемента И, вторым входом третьего элемента ИЛИ и первым входом шестого элемента ИЛИ, а выход пятого элемента И соединен с нулевым входом вто- второго триггера, единичный вход которого подключен к выходу дешифратора и вторым входам элементов И

0 группы, инверсный выход второго триг гера соединен с первыми входами четвертого и пятого элементов И, а прямой выход - с первыми входами третьего и шестого элементов И, вторые

5 входы четвертого и шестого элементов И подключены к вькоду Меньше или равно первой схемы сравнения, выход Больше которой соединен с вторьми вх.одами третьего и пятого элементов

Q И, выход пятого элемента И подключен к счетному входу счетчика ошибок, входу разрешения считывания первого блока памяти, второму входу второго элемента ИЛИ и установочному входу

5 сумматора, выход четвертого элемента И подключен к второму входу раэреше- .ния суммирования сумматора, третьему входу третьего элемента ИЛИ и второму входу шестого элемента ИЛИ, вы0 ход которого соединен с вторым входом первого элемента И, выход шестого элемента И соединен с четвертым входом третьего элемента ИЛИ, входом считьшания второго блока памяти и вхо- входом четвертого элемента задержки, выход которого подключен к третьему входу первого элемента ИЖ, четвертый вход которого соединен с выходом пятого элемента задержки, вход

п которого и вход обнуления счетчика адреса подключены к выходу второго элв мент а ИЛИ, выход третьего элемента ИЛИ соединен Со счетйым входом счетчи- ka правильно выполненных one - радий , а нулевой вход первого триггера соединен с выходом Равно третьей схемы сравне - ния.

5

5

Изобретение относится к вычислительной технике, в частности к устройствам для моделирования деятельности человека-оператора системы человек-машина. Цель изобретения - расширение функциональных возможностей устройства за счет моделирования работы оператора при наличии в алгоритме его деятельности одного логического условия. Для достижения указанной цели в устройство введены элементы И, группы элементов И, эле-, менты ИЛИ, элементы задержки, триггер, блок памяти, схема сравнения, счетчик адреса, счетчик пропущенных операций, дешифратор, генератор тактовых импульсов. Полученные данные в блоке регистрации позволят оценить основные характеристики качества деятельности оператора: вероятность безошибочного вьтолнения алгоритма, нормативное значение времени вьтолнения алгоритма. I ил. (Л