Перестраиваемый демодулятор дискретных сигналов Советский патент 1988 года по МПК H04L27/22 

О5

со

Изобретение относится к технике связи и может использоваться для когерентной обработки двоичных дискретных сигналов в каналах связи с частотным уплотнением и с межсимвольной интерференцией в условиях быстрой перестройки работы с одного канала на другой.

Цель изобретения - уменьшение времени перестройки при обработке сигналов с межсимвольной интерференцией.

На чертеже изображена структурная электрическая схема предложенного перестраиваемого демодулятора.

Перестраиваемый демодулятор содержит

10

вход опорного напряжения цифроаналогово- го преобразователя (ЦАП) 11, выход которого соединен с сумматором-накопителем 12.

На выходе сумматора-накопителя 12 образуются на каждом интервале времени г значения дискретной свертки. В качестве коммутатора могут быть использованы микросхемы К590КН6, а роль сумматора-накопителя может выполнять, например, интегратор со сбросом.

Все возможные виды импульсных откликов согласованного фильтра записаны в програм.мируемом запоминающем блоке 10, причем каждый отклик представлен N значениями чисел, имеющих 1 разрядов. Процефильтр 1,-дискретизатор 2, первую дискретно-аналоговую линию 3 задержки, первый дура перебора всех возможных вариантов делитель 4, второй делитель 5, блок 6 син-импульсного отклика осуществляется сле- хронизации, первый счетчик 7, коммутатор 8,дующим образом.

второй счетчик 9, программируемый запо-На первом интервале Ч последовательно минающий блок 10, цифроаналоговый преоб-во времени с частотой 1/ч:сп происходит разователь 11, сумматор-накопитель 12, вто-считывание 1-разрядных чисел из програм- рую дискретно-аналоговую линию 13 за-20 мируемого запоминающего блока 10 и соот- держки, блок 14 выбора максимального на-ветственное изменение коэффициента перепряжения, рещающий блок 15, программно-дачи ЦАП 11, выполняющего функции бло- временной блок 16.ка взвешивания. Одновременно (синхронно)

происходит подк 1ючение отводов первой

Перестраиваемый демодулятор работает ДАЛЗ 3 с помощью коммутатора 8 к входу

следующим образом.опорного напряжения ЦАП И.

Аддитивная смесь y(t) полезного сигна-Таким образом, первое значение первой

ла и шума поступает на вход фильтра 1,формы импульсного отклика умножается на

полоса пропускания ДР которого определя-первое выборочное значение y(i-1)д1

ется из условия , где At- интервал(j l), хранящееся на интервале i A.t на

дискретизации. С выхода дискретизатора 2ЗО первом отводе ДАЛЗ 3; второе значение импоследовательность выборочных y(iAt) (i 1,2,...) значений из процесса y(t) поступает на первую дискретно-аналоговую линию 3 задержки, имеющую N отводов, причем N L- п, где п - количество отсчетных значений при дискретизации на длительности Т информационного символа. Время задержки между двумя соседними отводами дискретно-аналоговой линии 3 задержки (ДАЛЗ) равно интервалу дискретизации At Т/п, а общее время задержки сигнала в первой ДАЛЗ 3 составляет величину N-д t LT.

За время At осуществляются операции дискретной свертки выборочных значений y(i-j)At (j 1,2,...), хранящихся в

35

40

пульсного отклика умножается на второе выборочное значение у (1-2)At (j 2),хра- на втором отводе ДАЛЗ 3 и т. д. до N-ro значения импульсного .

С помощью сумматора-накопителя 12 N значений результатов перемножения указанных напряжений суммируются и на его выходе формируется первое значение дискретной свертки входного процесса y(t) с первой формой импульсного отклика.

На втором интервале я;, также с частотой N/f, происходит считывание 1-разрядных чисел из программируемого запоминающего блока 10, но из другой области памяти, соответствующей второй форме импульсного отклика. Осуществляется синхронное подклю

ДАЛЗ на i-M интервале At со всеми воз- 45 отводов ДАЛЗ 3 к входу опорного на- можными видами сигналов, форма которыхпряжения ЦАП 11

зависит от комбинаций (L-1) предыдущего

и (Ьн)-1) последующего символов. Для этогоТаким образом, первое значение второй

на каждом интервале времени С At/M,формы- импульсного отклика умножается на

где М 7,, происходит формированиепервое выборочное значение y(i-l)

одного из возможных видов импульсного второе значение второй формы отклика ум- отклика, соответствующего определенной комбинации предыдущих и последующих символов. Для получения на этом интервале времени Т значения дискретной свертки N

выборочных значений входного процесса с N выборочными значениями одной формы импульсного отклика к N отводам первой ДАЛЗ 3 подключается через коммутатор 8

55

ножается на второе выборочное значение y(i-2)At и т. д. Полученные результаты суммируются также с помощью сумматора- накопителя 12.

На третьем и следующих (до М-го) интервалах времени процедура вычисления значений свертки повторяется с изменением лищь областей считывания чисел из програ.м

вход опорного напряжения цифроаналогово- го преобразователя (ЦАП) 11, выход которого соединен с сумматором-накопителем 12.

На выходе сумматора-накопителя 12 образуются на каждом интервале времени г значения дискретной свертки. В качестве коммутатора могут быть использованы микросхемы К590КН6, а роль сумматора-накопителя может выполнять, например, интегратор со сбросом.

Все возможные виды импульсных откликов согласованного фильтра записаны в програм.мируемом запоминающем блоке 10, причем каждый отклик представлен N значениями чисел, имеющих 1 разрядов. Процедура перебора всех возможных вариантов импульсного отклика осуществляется сле- дующим образом.

5

0

пульсного отклика умножается на второе выборочное значение у (1-2)At (j 2),хра- на втором отводе ДАЛЗ 3 и т. д. до N-ro значения импульсного .

С помощью сумматора-накопителя 12 N значений результатов перемножения указанных напряжений суммируются и на его выходе формируется первое значение дискретной свертки входного процесса y(t) с первой формой импульсного отклика.

На втором интервале я;, также с частотой N/f, происходит считывание 1-разрядных чисел из программируемого запоминающего блока 10, но из другой области памяти, соответствующей второй форме импульсного отклика. Осуществляется синхронное подклю5 отводов ДАЛЗ 3 к входу опорного на- пряжения ЦАП 11

второе значение второй формы отклика ум-

ножается на второе выборочное значение y(i-2)At и т. д. Полученные результаты суммируются также с помощью сумматора- накопителя 12.

На третьем и следующих (до М-го) интервалах времени процедура вычисления значений свертки повторяется с изменением лищь областей считывания чисел из програ.ммируемого запоминающего блока 10. Суммирование значений напряжений на данном интервале времени ч осуществляется независимо от величины суммы, полученной на предыдущем интервале т, т. е. после записи результата суммирования во вторую ДАЛЗ 13 и обнуления сумматора-накопителя 12 в моменты времени, кратные «С.

После осуществления полного перебора веех значений импульсного отклика на данном интервале времени Д1 происходит очередной сдвиг выборочных значений y(iut), записанных в ДАЛЗ 3, и процедура перебора повторяется вновь.

Работа программируемого запоминающего блока 10, сумматора-накопителя 12, коммутатора 8 синхронизирована с работой первой ДАЛЗ 3 и дискретизатора 2. При этом работой дискретизатора 2 и первой ДАЛЗ 3 управляет импульсная последовательность, формируемая на выходе первого делителя 4 и имеющая частоту следования импульсов д п/Т.

Последовательное подключение отводов первой ДАЛЗ 3 к входу опорного напряжения ЦАП 11 и изменение значений импульсного отклика, хранящихся в цифровой форме в программируемом запоминающем блоке 10, осуществляется с помощью Р-разряд- ного первого счетчика 7, выходные разряды которого подключены к управляющим входам коммутатора 8 и первым Р-входам программируемого запоминающего блока 10. При этом изменение значения младшего (1-го) разряда этого счетчика происходит через интервал времени tc4 -/N T/n-M N. Такая последовательность с частотой следования импульсов ff 1/Тсч поступает с первого выхода блока 6 синхронизации на тактовый вход первого счетчика 7.

На выходе сумматора-накопителя 12 на каждом интервале времени л1 образуется М значений дискретной свертки входного процесса y(t) со всеми возможными формами импульсного отклика. В соответствии с алгоритмом работы демодулятор выбирает максимальное значение напряжения свертки на каждом интервале времени д1. С этой целью в моменты времени qr, где q 1,2, ...,М, происходит запись полученных значений дискретной свертки во вторую ДАЛЗ 13. Запись этих значений осуществляется импульсами, следующими с частотой ft 1/я: с выхода второго делителя 5, подключенного к второму выходу блока 6 синхронизации. С помощью этих же импульсов происходит обнуление сумматора-накопителя 12 и изменение состояния второго счетчика 9, п разрядов которого соединены с вторыми т-входами программируемого запоминающего блока 10. Изменение т-разрядного кода на ед.иницу младшего разряда приводит к изменению области памяти при считывании чисел из

5

программируемого запоминаюпюго блока ( что соответствует другой форме импульсного отклика.

В мо.менты времени i-At на Л .UIX

второй ДАЛЗ 13 присутствуют значения дискретных сверток в.ходного сигнала со всеми возможными комбинациями импульсного отклика, соответствующими различным чередованиям последующих и предыдущих

Q информационных символов. В эти же моменты времени на выходе блока 14 выбора максимального напряжения получается максимальное значение свертки. Блок выбора максимального напряжения может представлять собой М-входовый селектор максималь5 ного из М-сигналов, построенный, например, на основе схемы для выбора максимального из двух сигналов.

Решение о переданном двоичном символе принимается на основании сравнения напря0 жения на входе решающего блока 15 с нулевым уровнем в моменты времени КТ (К 1,2,...). Импульсная последовательность, необходимая для управления работой решающего блока 15, формируется на соответствующем выходе блока 6 синхронизации. Обеспечение режима быстрой перестройки демодулятора сигналов осуществляется путем переключения областей памяти программируемого запоминающего блока 10. Такая перестройка происходит с помощью

0 программно-временного блока 16.

Формула изобретения

Перестраиваемый демодулятор дискретных сигналов, содержащий последователь5 но соединенные фильтр, дискретизатор, первую дискретно-аналоговую линию задержки, а также сумматор-накопитель, решающий блок, управляющий вход которого соединен с первым выходом блока синхронизации, вы,. ход решающего блока является выходом перестраиваемого демодулятора, отличающийся тем, что, с целью уменьшения времени перестройки при обработке сигналов с межсимвольной интерференцией, введены два делителя, программно-временной блок, пер5 вый счетчик, коммутатор, последовательно соединенные второй счетчик, программируемый запоминающий блок и цифроаналого- вый преобразователь, вторую дискретно-аналоговую линию задержки, блок выбора мак- .симального напряжения, причем второй вы0 ход блока синхронизации соединен с входом первого счетчика и через перВЕз1Й де.штель - с вторыми входами дискретизатора и первой дискретно-аналоговой линии задержки, выходы которого соединены с одними входа5 ми коммутатора, другие входы которого соединены с выходами иервого счетчика, соединенными с другими входами программируемого запоминающего блока, соответствую1401637

56

щие входы которого соединены с выходамидом соединенного с вторым входом решаюпрограммно-временного блока, выход цифро-щего блока, третий выход блока синхронианалогового преобразователя соединен сзации через второй делитель соединен с втопервым входом сумматора-накопителя, вы-рыми входами второй дискретно-аналоговой

ход которого соединен с первым входом вто-5 линии з адержки, сумматора и входом второрой дискретно-аналоговой линии задержки,го счетчика, выход коммутатора соединен с

выходы которой соединены с входами блокасоответствующим входом цифроаналогового

выбора максимального напряжения, выхо-преобразователя.

Изобретение относится к технике связи и может использоваться для когерентной обработки двоичных дискретных сигналов в каналах связи с частотным уплотнением и с межсимвольной интерференцией в условиях быстрой перестройки работы с одного канала на другой. Цель изобретения - уменьшение времени перестройки при обработке сигналов с межсимвольной интерференцией. Устр-во содержит фильтр 1, дискретизатор 2, дискретно-аналоговую линию задержки (ЛЗ) 3, блок 6 синхронизации, сумматор- накопитель 12, решающий блок 15. Для достижения цели в устр-во введены делители 4 и 5, счетчики 7, 9, программно-временной блок 16, коммутатор 8, программируемый запоминающий блок 10, ЦАП 11, дискретно- аналоговую ЛЗ 13, блок 14 выбора макс, напряжения. Обеспечение режима быстрой перестройки демодулятора сигналов осуществляется путем переключения областей памяти программируемого запоминающего блока 10. Такая перестройка проис.ходит с помощью программно-временного блока 16. 1 ил. S S (Л