Устройство для сопряжения двух асинхронных магистралей Советский патент 1988 года по МПК G07F13/00 

со о

00

со

Изобретение относится к вычислительной технике и может быть использовано при проектировании многомашинных вычислительных, сетей и комплексов.

Целью изобретения является увеличение пропускной способности сопрягаемых асинхронных магистралей с пакетной передачей данных путем устранения в них блокировок и торможения при приеме и выдаче данных за счет жесткого разделения работы буферной памяти на периоды записи и считывания и синхронизации этих периодов с моментами поступления данных из первой магистрали и выдачи данных во вторую, а также обеспечением нача ла выдачи данных во вторую магистраль только после предварительного накопления в буферной памяти всех слов передаваемого из первой магистрали пакета.

На фиг.1 приведена блок-схема устройства; на фиг.2 - 7-функциональные схемы блока синхронизации, блока триггеров хранения сигналов подтверждения приема, блока триггеров хранения сигналов выдачи, блока арбитража блока управления памятью, распределителя импульсов; на фиг.8 и 9 временные диаграммы работы канала при приеме однословного пакета из первой магистрали и выдаче его во вторую магистраль.

Устройство содержит (фиг,1) каналы 1 и 2э каждый из которых содерхсит буферную память 3, блок управления 4 памятью, счетчики 5 и 6 записи и считывания, регистр 7 числа, коммутаторы 8 и 9 числа и адреса, генератор 10 импульсов, распределитель 11 импульсов, блок 12 арбитража, блоки 13 и 14 хранения сигналов подтверждения приема и выдачи, выходной коммутатор 15, дешифратор 16, элементы И 17 - 19, счетчик 20 пакетов, элемент ИЛИ 21, элемент сравнения 22, триггер 23 режимаJ, блоки 24 и 25 синхронизации приема и выдачи.

Устройство имеет шину 26 логического нуля, вход 27 сброса, вход 28 кода количества пакетов., а также магистральные входы и выходы от первой 29 и втррой 30 магистралей, шины 31 данныхS, шины 32 и 33 сигналов выдачи адреса и данных шины 34 ца пакета, шины 35 и 36 подтверждения приема адреса и данных шины 37,

5

0

5

0

5

0

5

0

5

занятости магистрали, входные 38 и выходные 39 шины сигнала доступа в магистраль.

Блоки 24 и 25 синхронизации (фиг,,2) имеют вход 40 сброса, информационный вход 41, вход- 42 режима, тактовые входы 43 и 44 (третьего и четвертого синхроимпульсов)f вход 45 начала обмена, вход 46 признаков адреса, вход 47 данйых, вход 48 конца пакета, вход 49 сигнала выдачи данных, второй 50, первый 51 и третий 52 выходы Блоки 24 и 25 содержат триггеры 53- 55,элементы И 56-61 и элементы ИЛИ 62-64.

- Блок 13 триггеров хранения сигналов подтверждения приема (фиг.З) имеет вход 65 сброса, информационный вход 66, вход 67. разрешения записи, тактовый вход 68, входы 69 и 70 сигналов выдачи адреса и данных, выходы 71 и 72 сигналов подтверждения приема адреса и данных. Блок 13 со- держит триггеры 73,74 и элементы И 75,76.

Блок 4 триггеров хранения сигналов выдачи (фит.4 имеет вход 77 сброса, вход 78 разрешения считывания, тактовый вход 79, входы 80 и

81признаков адреса и данных, входы ,

82и 83 сигналов подтверждения приема адреса и данных, выходы 84 и 85 сигналов выдачи адреса 84 и данных 85., Блок 14 содержит триггеры 86,87, , элементы И 88,89 и элементы ИЛИ 90, 91 „

Блок 12 арбитража () имеет вход 92 сброса, информационный вход 93., тактовый вход .94, вход 95 признака конца пакета, вход 96 запроса, вход 97 обмена, вход 98 сигнала разрешения доступа в магистраль, первый выход 99 сигнала разрешения доступа в магистраль, второй выход 100 (разрешения выдачи)8 вход-выход 101 сигнала занятости магистрали. Блок 12 содержит триггеры 102,103, элемент за держки 104, генератор 105 одиночных импульсов,.элемент 106 развязки (с третьим состоянием)5 элементы И 107-109.

Блок 4 управления памятью (фиг.б) имеет вход 110 сброса, информационный вход 111,входы 112 и 3 разрешения записи и считывания, группу тактовых входов 114,115 и 116, выходы 117 и 118 (сигналов записи и обращения) в Блок содержит триггеры 119.

31403083

120, элементы И 121,122 и элементы ИЛИ 123-125.

Распределитель 11 импульсов (фиг.7) имеет вход 126 сброса и счетный вход 127, вькоды первого 128, второго 129, третьего 130 и четвертого 131 синхроимпульсов. Распределитель 11 содержит сдвигающий ре- - гистр 132, регистр 133, элемент ИЛИ ю 134.

Устройство работает следующим образом.

Канал 1 осуществляет передачу пакетов слов из первой магистрали 29 15 во вторую 30 и работает как пассивный абонент первой магистрали 29 по приему из нее пакетов и как активный абонент второй магистрали 30 по выдаче в нее пакетов,20

Канал 2 осуществляет передачу пакетов слов из второй магистрали 30 в первую, его работа аналогична работе канала 1, поэтому далее рассматривается работа только первого ка- 25 нала,1.

В исходном состоянии счетчики 5,6,. 20, регистр 7, триггеры в блоках . .. 4.12-14, 24,25 и распределителе 11 установлены в нулевое состояние сиг- 30 налом с входа 27 устройства.

Распределитель 11 дает на выходах 128-131 распределение импульсов, поступающих ему на вход из генератора 10, показанное на фиг.8,9. Триггер 23 -j5 задает для памяти 3 периоды записи и считывания по поступающему к нему на счетный вход первому синхроимуль- су. Блок 4 формирует сигнал обращения в буферную память 3 на триггере 40 120 (фиг.6} и сигнал записи в регистр 7 на триггере 119. Прохождение этих сигналов на выходы 117,118 блока 4 клапанируется сигналами разреРазряды слова

l+N N+1 JN + 2N + 3

Адрес или данные пакета

Признак адреса

Признак данных

Признак

конца

пакета

Рассмотрим вначале работу канала 1 при приеме пакета из первой магистрали 29 по временной диаграмме, представленной на фиг.8.

Дешифратор 16 идентифицирует адреса тех пакетов слов, которые подлежат передаче во вторую магистраль 30 из первой. На выходе элемента И 17 появится сигнал по сигналу на шине 32( при условии идентификации адреса с шин 314 дешифратором 16 и отсутствии сигнала переполнения буферной памяти 3 с элемента сравнения 22.

Сигнал с Ш)1хода элемента И 17 поступает на вход 45 блока 24 (фиг.2) и устанавливает в I триггеры 53 и 54. Триггер 55 установится в 1 по третьему синхроимпульсу (вход 43), в период считывания (вход 42) и после установки в I триггера 54 - по совпадению условий на элементе И 59. После установки в 1 триггера 55 по четвертому синхроимпульсу (вход 44) триггер 54 обнуляется (через элементы И 58 и ИЛИ 64J,

В период записи (инверсия сигнала с входа 42), при 1 триггера 55, на элементе И 61 сформируется сигнал разрешения, который через выход 50 блока 24 поступает в коммутатор 9, разрешая прохождения адреса записи из счетчика 6 в буферную память 3, в коммутатор 8, разрешая прохождение

50

шения с входов 112,113, поступающими 45 ° информационных шин 31, магистрали 29 в буферную память 3, на . управляющий записью вход буферной памяти 3 и на вход I12 блока 4, в котором разрешает прохождение сигнала обращения с выхода 118 на синхронизирующий вход буферной памяти 3,

Таким образом в буферную память 3 будет записано слово, состоящее из / адреса принимаемого пакета и признака адреса.

Затем по четвертому синхроимпульс су на элементе И 61 блока 24 формируется сигнал, который поступает с выхода 51 на счетный вход счетчика 5,

из блоков 24,25.

Блок 24 согласовывает периоды записи в память 3 с моментами поступления данных из первой магистрали 29, а блок 25 - периоды считывания слов из памяти 3 с моментами выдачи их 5О вторую магистраль 30.

В буферную память 3 записываются слова с информационных шин 31, и шин сигналов выдачи адреса 32, , данных 334 и конца пакета 34, магистрали 29. Формат слова буферной памяти 3 представлен в таблице .

55

Разряды слова

l+N N+1 JN + 2N + 3

Признак адреса

Признак данных

Признак

конца

пакета

Рассмотрим вначале работу канала 1 при приеме пакета из первой магистрали 29 по временной диаграмме, представленной на фиг.8.

Дешифратор 16 идентифицирует адреса тех пакетов слов, которые подлежат передаче во вторую магистраль 30 из первой. На выходе элемента И 1 появится сигнал по сигналу на шине 32( при условии идентификации адреса с шин 314 дешифратором 16 и отсутствии сигнала переполнения буферной памяти 3 с элемента сравнения 22.

Сигнал с Ш)1хода элемента И 17 поступает на вход 45 блока 24 (фиг.2) и устанавливает в I триггеры 53 и 54 Триггер 55 установится в 1 по третьему синхроимпульсу (вход 43), в период считывания (вход 42) и после установки в I триггера 54 - по совпадению условий на элементе И 59. После установки в 1 триггера 55 по четвертому синхроимпульсу (вход 44) триггер 54 обнуляется (через элементы И 58 и ИЛИ 64J,

В период записи (инверсия сигнала с входа 42), при 1 триггера 55, на элементе И 61 сформируется сигнал разрешения, который через выход 50 блока 24 поступает в коммутатор 9, разрешая прохождения адреса записи из счетчика 6 в буферную память 3, в коммутатор 8, разрешая прохождение

50

45

55

для записи следующего слова.

В блоке 13 по четвертому синхроимпульсу установится в 1 триггер 74, вырабатывающий сигнал подтверждения адреса, который через выход 71 (фиг.З) поступит на шину 35, магистрали 29,

Триггер 55 блока 24 обнулится по переднему фронту сигнала периода считывания, который поступает на вход 42, а триггер 53 находится в единичном состоянии весь цикл обме-

устанавливает в 1 триггер 103, выход которого через элемент 106 соединен с шиной занятости второц магистрали 372 Генератор 105 после установки триггера 103 вырабаты- вает одиночный сигнал, который через выход 100 поступает на вход 45 блока 25 () -и устанавливает в 1 триггеры 53 и 54,

Триггер 55 установится в 1 по третьему синхроимпульсу в период записи (вход 42) и при условии, что

на по приему данных из первой магист-15 триггер 54 находится в М по сигнарали 29, Прием адреса из первой магистрали 29 в канал 1 на этом заканчивается.

По сигналу с шины выдачи данных 33, первой магистрали 29, поступающему на вход 47 блока 24, вторично устанавливается в 1 триггер 54, а затем триггер 55 и запись слова данных из первой магистрали 29 в буферную память 3 повторяется аналогично записи адреса.

Поскольку на фиг.8 рассматривается прием пакета, состоящего из одного слова, на шине 34, будет сигнал,

указывающий, что данное слово послед- ЗО 122 сигналов, поступающих с выходов нее в пакете, этот сигнал , а также 1Г7г 118 на синхронизирующие входы сигнал с шины ЗЗ, подлежат записи в регистра числа 7 и буферной памяти-3, буферную память 3 и в итоге в память В результате на регистре 7 фиксирует- 3 запишется информация, состоящая из ся первое число пакета, представляю- слова данных (с шин 31 ) и признаков .,(- щее его адрес. Выходной коммутатор данных (с шины 33( ) и конца пакета 15, открытый потенциалом с выхода (с шины 34)«триггера 53 блока 25 пропускает ин

Сигнал конца пакета с шины 34/ че- юрмацию из регистра 7 во вторую рез элемент И 18 поступит на вход

40

прямого счета счетчика 20, а также на вход 48 блока 24, где установит . по заднему фронту триггер 53 в нулевое состояние, приведя тем самым блок 24 в исходное состояние.

На этом прием пакета из первой магистрали 29 заканчивается,

Работа канала 1 при выдаче пакета во вторую магистраль 30 показана на временной диаграмме фиг«9.

Когда содержимое счетчика 20 не равно О, на выходе элемента ИЛИ 21 появится сигнал, поступающий на вход. 96 блока 12 (фиг,5), в котором он установит в 1 триггер 102, последний через время арбитража, задаваемое элементом задержки 104, и при условии отсутствия сигнала на шине 37 занятости второй магистрали 30 поступающего через вход-выход ЮГ

45

50

55

магистраль 30„

После считывания слов из памяти 3 в регистр 7 по четвертому синхроимпульсу на элементе И 61 -блока 25 (фиг,2) формируется сигнал, который подается на счетный вход счетчика 6, подготавливая на нем адрес для считывания следующего слова из памяти.

Разряды регистра 7, соответствующие признакам адреса и числа посту- пают в блок 14, в котором устанавливают в 1 триггеры 86 или 87 (фиг.4)е потенциалы которых через выходы 84, 85 поступают на шины выдачи адреса 32 или данных 33 второй магистра-- лио 30.

После считывания из памяти 3 в регистр 7 последнего слова пакета данных во вторую магистраль 30 выдается потенциал с последнего разряда регистра 7, содержащего признак конлу с элемента И 59 Триггер 54 затем обнуляется по условию 1 триггера 55 и четвертому синхроимпульсу- сигналом с выхода элемента ИЛИ 64,,

Сигнал разрешения считывания формируется на выходе элемента И 60, в период считывания (инверсия сигнала записи с входа 42J и при условии 1 триггера 55, он выдается с выхо-

да 50 и поступает на управляющий вход коммутатора 9, пропуская в память 3 адрес из счетчика 6, а также на вход 113 блока 4 (фиг.б) разрешая прохождение через элементы И 1215

юрмацию из регистра 7 во вторую

0

5

0

5

магистраль 30„

После считывания слов из памяти 3 в регистр 7 по четвертому синхроимпульсу на элементе И 61 -блока 25 (фиг,2) формируется сигнал, который подается на счетный вход счетчика 6, подготавливая на нем адрес для считывания следующего слова из памяти.

Разряды регистра 7, соответствующие признакам адреса и числа посту- пают в блок 14, в котором устанавливают в 1 триггеры 86 или 87 (фиг.4)е потенциалы которых через выходы 84, 85 поступают на шины выдачи адреса 32 или данных 33 второй магистра-- лио 30.

После считывания из памяти 3 в регистр 7 последнего слова пакета данных во вторую магистраль 30 выдается потенциал с последнего разряда регистра 7, содержащего признак конца пакета, через выходной коммутатор 15 на шину 34, кроме того, этот сигнал через элемент И 19 поступает на вход обратного счета -счетчика 20, На этом заканчивается процесс передачи пакета данных из первой магистрали 29 во вторую.

На элементе сравнения 22 происходит сравнение кода количества пакетов данных, находящихся в памяти с кодом максимально допустимого количества, задаваемого на входах 28 устройства, при превьппении допустимого значения на выходе элемента сравнения 22 вырабатывается сигнал, поступающий на вход элемента И 17, запрещая прием пакетов из первой магистрали 29 в канал 1.

Формула изобретения

которых соединены с входом сброса устройства и входами сброса блоков хранения сигналов подтверждения приема и выдачи, распределителя импуль- .сов,регистра числа, блока управления памятью и блока арбитража, информационный вход-выход буферной памяти соединен с информационным входом

регистра числа и выходом коммутатора адреса, первые информационные входы коммутаторов числа, соединенные с входами дешифраторов, в первом и втором каналах являются соответствующими входами устройства для подключения к шинам данных первой и второй магистралей, вторые информа цйонные входы коммутаторов числа, соединенные с первыми входами первых элементов И и входами адресной синхронизации блоков хранения сигналов подтверждения приема первого и второго каналов и являются входами устройства для подключения к шинам сигнала выдачи адреса первой и второй магистралей, третьи информационные входы коммутаторов числа, соединенные с входами синхронизации данных бло- ков хранения сигналов подтверждения

приема первого и второго каналов, являются входами устройства для подключения к шинам сигнала выдачи данных первой и второй магистралей,.первый и вторые выходы блоков хранения

сигналов подтверждения приема первого и второго каналов являются йыхо- дами устройства для подключения к шинам подтверждения приема адреса и данных первой и второй магистралей,

группы выходов выходных коммутаторов, первого и второго каналов являются группами выходов устройства для подключения к шинам данных и шинам конца пакета второй и первой магистра-

лей, четвертые информационные входы коммутаторов числа первого и второго каналов являются входами устройства для подключения к шинам конца пакета первой и второй магистралей, входывыходы, входы доступа и первые выходы блоков арбитража первого и второго каналов являются соответствующими входами-выходами, входами и выходами устройства для подключения

к шинам занятости и сигналов доступа второй и первой магистралей, первые и вторые исходы блоков хранения сигналов подтверждения выдачи первого и второго каналов являются соответ-

ствующими.выходами устройства для подключения к шинам подтверждения вьщачи адреса и данных второй и первой магистралей, информационные вхо- ды блоков арбитража, блока хранения сигналов подтверждения приема и блоков управления памятью первого и второго каналов подключены к шине логического нуля, в каждом канале второй вход первого элемента И соединен с выходом дешифратора, отличаю- щ е е с я тем, что, с целью увеличения пропускной способности устройства., в каждый канал введены блок синхронизации приема, блок синхронизации выдачи, триггер режима, второй и третий элементы И, счетчик пакетов, элемент сравнения и элемент ИЛИ, причем в каждом канале выходы второго и третьего элементов И подключены соответственно к суммирующему и вычитающему входам счетчика пакетов, группа выходов которого соединена с первой группой входов эле- мента сравнения и группой входов элемента ИЛИ, выходом подключенного к входу запроса блока арбитража, вход обмена которого соединен с упра- впяюпщм входом выходного коммутато ра и первым выходом блока синхрониза ции выдачи, вход начала обмена которого соединен с вторым выходом блока арбитража, вторая группа входов элемента сравнения соединена с группой входов задания количества пакетов устройства5 а выход подключен к третьему входу первого элемента И, первые входы второго и третьего элементов И соединены соответственно с четвертыми информационным входом коммутатора числа и с группой выходов регистра числа, соединенной с входом конца пакета блока синхронизации выдачи, первый выход которого соединен со счетны - входом счетчика считыва -j ния, а второй выход - с первым управляющим входом коммутатора адреса,, входом разрешения считывания блока управления памятью, вторым входом третьего элемента И и входом разрешения считывания блока триггеров хранения сигналов подтверждения выдачи, первый вьБсод блока синхронизации соединен со счетным входом счетчика записи, а второй выход с входами раз решения записи блока управления па. мятью и блока триггеров.хранения сигналов подтверждения приема, вторым

5 0 5 0 Q .

5

5

управляющим входом коммутатора адреса, вторым входом второго элемента И, управляющими входами коммутатора числа и буферной памятью, выход .первого синхроимпульса распределителя импульсов соединен со счетным входом триггера режима, инверсньш и прямой выходы которого соединены соответственно с входами режима блоков синхрони- приема и выдачи, первые и вторые тактовые входы которых подключены соответственно к выходам третьего и четвертого синхроимпульсов распределителя импульсов, а входы сброса соединены с входом сброса устройства и входом сброса счетчика пакетов, второй выход блока триггеров хранения сигналов подтверждения выдачи соединен Q входом сигнала выдачи данных блока синхронизации выдачи, информационный вход которого соединен с шиной логического нуля и информационным входом блока синхронизации приема, вход начала обмена которого подключен к выходу первого элемента И, вход данных и вход сигнала выдачи данных блока синхронизации приема соединен с входом устройства, подключенным к шине выдачи данньЬс соответствующей магистрали, входы адреса и сигнала конца пакета соединены с соответствующими входами устройства, подключенными к шинам сигналов вьща- чи адреса и конца пакета соответствующее магистрали, входы подтверждения адреса и подтверждения данных блока триггеров .хранения сигналов подтверждения выдачи первого и второго каналов являются cooтвeтcтвyюшJ ми входами устройства для подключения к шинам подтверждения адреса и подтверждения данных второй и первой магистрали и соединены соответственно с входами адреса и данных блока синхронизации данных тех же каналов, вход обмена блока арбитража и управляющий вход выходного коммутатора соединены с третьим выходом блока синхронизации выдачи,

2, Устройство по п,1J о т л и ч а- ю щ е е с я тем, что блок синхронизации выдачи (приема) содержит три триггера, шесть элементов И, три элемента ИЛИ, причем синхровход и выход первого триггера соединены соответственно с выходом первого элемента И и первым входом второго элемента И, вторым входом подключенного

к выходу первого элемента ИЛИ, а выходом - к первому входу второго элемента ИЛИ, выход которого подключен к еинхровходу второго триггера, входом сброса соединенного с выходом третьего элемента ИЛИ, первый вход которого подключен к выходу третьего элемента И, первые входы четвертого, пятого и шестого элементов И соединены соответственно с первым тактовым входом режима и вторым тактош ш входом блока, первый и второй входы первого элемента ИЛИ соединены соответственно с входами адреса и данных блока, первый и второй входы первого элемента И являются соответственно входом конца пакета и входом сигнала выдачи данных, вход сброса первого триггера является входом сброса блока и соединен с вторым входом третьего элемента ИЛИ и входом сброса третьего триггера, выходом подключенного к второму входу пятого элемента И и первому входу третьего элемента И, второй вход которого соединен с вторым тактовым входом блока, информационные входы первого-, третьего триггеров,-соединены с информационным входом блока, второй вход второго элемента ИЛИ соединен

д с входом начала обмена блока и установочным входом первого триггера, выход которого является третьим входом блока, второй вход четвертого элемента И соединен с выходом второ-

5 го триггера, а третий вход - с входом режима блока и синхровходом третьего триггера, установочным входом соединенного с выходом четвертого элемента И, выход пятого элемента

0 И является вторым выходом блока и

соединен с вторым входом шестого элемента И, выход которого является первым выходом блока.

ff}US.Z

(рие.

гп ffS

Фие. 6

ААЛАЛАААААААААААААААААААААДАДЛАА/

А А

9%«

f yUAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAAA/«tf

A A -A A A A A A

fX.

A A A.

f3f

AA AA A A

A A A A

A A AA.

QL

w/« 3л Cvum . Co.