Вычислительное устройство Советский патент 1988 года по МПК G06F7/38 

о

ел

о

Изобретение относится к вычислительной технике и может быть использовано в ЭВМ.

Цель- изобретения - повышение быст- родействия.

На фиг.1 представлена схема вычислительного устройства; на фиг.2 - временная диаграмма работы вычисш1- тельного устройства.

Вычислительное устройство содержит арифметико-логический блок 1, сдви- гатель 2, буферный регистр 3, коммутатор 4, блок 5 адресуемых регистров, регистр 6 результата, регистр 7 ин- формации, буферные регистры 8 и 9, информационные входы 10 и 11 устройства, вход 12 задания вида операции устройства, вход 13 задания величины сдвига устройства, адресный вход 14 устройства, выход 15 блока 5, выход 16 результата устройства, выход 17 адреса устройства, тактовые входы 18- 32 устройства. Регистры, использованные в устройстве, реализованы на многофункциональном элементе К155хЛ1. На фиг.2 приведены временные диаграммы поступления основных управляющих сигналов в соответствии с синхросигналами С1 и С2 (входы синхронизации на Фиг.1 не показаны)J нумерация соот- ветртвует нумерации блоков и входов устройства.

Устройство работает следующим образом.

При выполнении двухадресных операций, когда оба операнда (источник и приемник) находятся в адресуемых регистрах (блок 5), получается выиг- рьш во времени за счет сокращения количества машинных тактов. Например при выполнении операции сложения, содержимого регистра R2 с содержимым регистра R1 в первом такте (Т1) содержимое из регистра R2 поступает в регистр 8 и передается из него в регистр 6. Во втором машинном такте (Т2) содержимое регистра R1 считывается на регистр 8, а первьй операнд из регистра 6 - на регистр 9, на вы- ходе блока 1 появляется результат операции, который записывается в регистре бив блок 5 по адресу приемника (R1), Временная диаграмма вьтол нения двух адресных команд типа ре- гистр-регистр приведена на фиг.2

Двухсторонняя связь регистра 7 информации с входом 11 позволяет во время одного цикла обращения к оперативной памяти прочитать два операнда (адрес или данные). Младший операнд с входа 10 устройства поступает в регистр 8, где запоминается. Старший операнд поступает с входа 11 устройства в регистр 7. После этого младший операнд можно записать в регистр 6 или в буферный регистр 3 или сразу использовать его как первьй операнд для выполнения операции. Возможно совмещение выполнения операций над операндами, хранящимися в регистрах 8 и 9, с приемом операндов в регистры 3 и 7.

Если один из операндов находится в оперативной памяти, а второй - в одном из адресуемых регистров блока 5, то операнд, находящийся в блоке 5, считывается в регистр 8 и принимается в регистр 6,второй операнд считьшает- ся из оперативной памяти по адресу содержимого регистра 3 в регистр 8 с одновременной вьщачей первого операнда в регистр 9 и выполняется операция. Коммутатор 4 при этом посылает на вход блока 1 и сдвигателя 2 информацию, которая хранится в регистре 8.

Формул

изобретения

Вычислительное устройство, содержащее арифметико-логический блок, сдвигатель, коммутатор, три буферных регистра, блок адресуемых регистров и регистр результата, причем выход арифметико-логического блока обьеди- нен с выходом сдвигателя и соединен с информационным входом блока адресуемых .регистров и с первым информационным входом регистра результата, первый выход которого является выходом результата устройства, входы задания вида операции и величины сдвига которого соединены соответственно с входом вида операции арифметико-логического блока и входом величины сдвига сдвигателя, входы разрешения вьщачи арифметико-логического блока и сдвигателя соединены соответственно с первьм и вторым тактовыми входами устройства, адресный вход которого соединен с входом адреса блока адресуемых регистровJ входы разрешения записи и разрешения выдачи которого соединены соответственно с третьим и четвертым тактовыми входами устройства, пятый тактовый вход которого соединен с входом разрешения записи

первого буферного регистра, выход которого является выходом адреса устройства, первый информационный вход которого объединен с выходом блока адресуемых регистров, с вторым выходом регистра результата и соединен с информационным входом второго буферного регистра, управляющий вход коммутатора соединен с шестым такто- вым входом устройства, седьмой и восьмой тактовые входы которого соединены соответственно с первым и вторым входами разрешения вьщачи регистра результата, выход третьего буфер- кого регистра соединен с первые информационным входом ари4метико-логи- ческого блока, отличающе - ее я тем, что, с целью повьшения быстродействия, оно содержит регистр информации, причем выход первого буферного регистра соединен с первьм информационным входом коммутатора, выход которого соединен с вторым ин- формационньм входом арифметико-логи- ческого блока и с информационным входом сдвигателя, первые информационные входы регистров результата и информации объединены, выход второго буферного регистра соединен с информационным входом первого буферного регистра, с вторым информационньм входом коммутатора, с объединенными вторыми информационными входами регистров результата и информации, первьм . выход регистра информации соединен с информационным входом второго буферного регистра, второй выход и третий информационный вход регистра информации объединены и соединены с вторым информационным входом устройства, первый выход регистра результата соединен с информационным входом третьего 6yiJ)epHoro регистра, входы разрешения записи и установки в О которого соединены соответственно с девятым и десятым тактовьми входами устройства, вход направления приема регистра результата, первьм и второй входы разрешения вьщачи регистра информации, вход направления приема регистра информации, вход установки в О второго буферного регистра соединены соответственно с тактовьми входами с одиннадцатого по пятнадцатый устройства.

C2

Ж.

r/2

20

ГГ

72

n

Изобретение относится к вычислительной технике и может быть использовано в электронных вычислительных машинах. С целью повыиения быстродействия вычислительное устройство,, включающее арифметико-логический блок 1, сдвигатель 2, буферные регистры 3,8,9, коммутатор 4, блок 5 адресуе мых регистров и регистр 6 результата, дополнительно содержит регистр 7 информации с соответствующими связями. 2 ил,

iLJ