Устройство для суммирования двух чисел с плавающей запятой Советский патент 1988 года по МПК G06F7/50 

14

дом разрешения эагоюи регистра состояния и с входом разрешения записи регистра второго операнда, выход знака которого соединен с первым входом второго элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом второго элемента И, выход модуля мантиссы регистра первого операнда соединен с первыми информационными входами первого и второго блоков обмена выход модуля мантиссы регистра второго операнда соединен с вторыми информационными входами первого и второго блоков обмена, управляющие входы которых соединены с управляющим входом мультиплексора знака и выходом результата сравнения порядков операндов компар атора, выход первого элемента РАВНОЗНАЧНОСТЬ соединен с первым информационным входом мультиплексора знака и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которог соединен с вторым информационным входом мультиплексора знака и выходом второго элемента РАВНОЗНАЧНОСТЬ , выход мультиплексора знака соединен с первым входом третьего элемента РАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом переноса суммато- ра-вычитателя, выход результата которого соединен с входом шифратора приоритета;, входом дешифратора нуля и информационным входом уменьшаемого блока вычитания, выход переноса которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом дешифратора нуля, выход блока сдвига вправо на один разряд соединен с входом блока округления, первьй, второй, третий, четвертый информационные входы мультиплексора модуля мантиссы соединены соответственно с выходами блока констан049

ты максимального модуля мант1 ссы, , блока округления, блока сдвига влево и блока константы минимального модуля мантиссы, первый, второй, третий и четвертый информационные входы мультиплексора порядка результата соединены соответственно с выходами блока константы минимального порядка, блока константы максимального порядка, выходом результата блока инкремента и выходом результата блока вычитания, выход элемента ЙСШМЧАЩЕЕ ИЛИ -сое- динен с входом признака операции сумматора- вычитателя, первыми входами управления мультиплексора порядка результата и мультиплексора модуля мантиссы, выход переполнения блока инкремента соединен с вторыми входами управления мультиплексора порядка результата и мультиплексора модуля мантиссы и первым информахщонным входом регистра состояния, второй информационный вход которого соединен с третьими управляющими входами мультиплексора порядка результата и мультиплексора модуля мантиссы и выходом элемента ИЛИ, вход порядка регистра результата соединен с выходом муль- тип-пексора порядка результата, выход третьего элемента РАВНОЗНАЧНОСТЬ соединен с входом знака регистра результата, вход модуля мантиссы которого соединен с выходом мультиплексора модуля мантиссы, вход разрешения вы- ,дачи результата устройства соединен с тактирующим входом регистра результата, выход которого соединен с выходом результата устройства, вход разрешения выдачи состояния устройства соединен с тактирующим входом регистра состояния, выход которого coe-i динен с выходом состояния устройства .

1

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении арифметических устройств вычислительных машин, а также в устройствах цифровой обработки сигналов, работающих в системе счисления с плавающей запятой.

Цель изобретения - увеличение быстродействия.

На фиг.1 представлена структурная схема устройства для суммирования двух чисел с плавающей запятой; на фиг.2 - схема первого (второго) элемента И.

Устройство для суммирования двух чисел с плавающей запятой содержит вход 1 первого операнда, вход 2 второго операнда, вход 3 синхронизаи;ии записи первого операнда, вход 4 синхронизации записи второго операнда, вход 5 сигнала смены знака первого операнда, вход 6 сигнала смены знака второго операнда, регистры первого 7 и второго 8 операнда, первый 9 и второй 10 элементы И 9, первьй 11 и второй 12 элементы РАВНОЗНАЧНОСТЬ, компаратор 13, мультиплексор 14, первый 15 И второй 16 блоки обмена, блок 17 сдвига вправо; сумматор-вычитатель 18, элемент ИСКЛЮЧАМЦЕЕ ШШ 19, муль- типлейсор 20 знака, третий элемент РАВНОЗНАЧНОСТЬ 21, шифратор 22 приожим смены знака, в противном случ первая схема совпадения вырабатыв сигнал, переключающий элемент 11

. режим, когда он просто пропускает знак операнда со своего входа на выход. Аналогично работает второй элемент РАВНОЗНАЧНОСТЬ 12 и второ элемент И 10.

10 Выходные сигналы элементов 11 12 поступают на входы мультиплекс 20 знака и элемента ИСКЛЮЧАЮЦЕЕ ( 19, выходной сигнал которого пост пает на сумматор-вычитатель и опр

15 ляет вид операции (суммирование и вычитание), которая производится модулями мантисс. Порядки операнд с соответствуюпщх выходов регистр первого 7 и второго 8 операнда по

ритета, блок 23 сдвига влево, блок 24 20 тулают на входы компаратора 13 и вычитания, дешифратор 25 нуля, блок

26сдвига вправо на один разряд, блок

27инкремента, блок 28 округления, блок 29 константы максимального модуля мантиссы, элемент ИЛИ 30, мудьти- 25 плексор 31 модуля мантиссы результата, блок 32 константы минимального модуля

мультиплексора 14. На первом выхо компаратора 13 получается сигнал, определяемый тем, какой из порядк больше, на втором выходе получает сигнал модуля разности порядков, тупающий на упралляющий вход блок 17 сдвига вправо и определяющий ч ло разрядов, на которое производи сдвиг вправо при вьфавнивании пор ков.

мантиссы, блок 33 константы максимального порядка, блок 34 константы минимального порядка, мультиплексор 35 порядка результата, регистр 36 ре- зультата и регистр 37 состояния.

Первый (второй) элемент И (фиг.2) содержит RS-триггер, элемент НЕ, элемент ИЛИ, элемент ИЛИ-НЕ.

Устройство работает следующим образом.

При поступлении сигнала синхронизации на вход 4 в регистр второго операнда записывается второй операнд, поступающий на его второй вход. Синхронно с этим результат предыдущей операции записывается в регистр результата. На вход 3 сигнал подается Либо синхронно с сигналом входа 4, либо несколько позже, либо вообще не подается (когда первьй операнд не меняется). Сигнал входа 3 синхронизирует запись первого операнда в регистр первого операнда. При необходимости знак мантиссы операнда может быть изменен на противоположный. Для этого на входы 5 и 4 подаются соответственно сигнал смены знака первого операнда и сигнал смены знака второго операнда. При совпадении сигналов 3 и 5 первый элемент И 9 вырабатывает сигнал, переключающий первый элемент РАВНОЗНАЧНОСТЬ 11 в режим смены знака, в противном случае первая схема совпадения вырабатывает сигнал, переключающий элемент 11 в

режим, когда он просто пропускает знак операнда со своего входа на выход. Аналогично работает второй элемент РАВНОЗНАЧНОСТЬ 12 и второй элемент И 10.

Выходные сигналы элементов 11 и 12 поступают на входы мультиплексора 20 знака и элемента ИСКЛЮЧАЮЦЕЕ (1ПН 19, выходной сигнал которого поступает на сумматор-вычитатель и определяет вид операции (суммирование или вычитание), которая производится над модулями мантисс. Порядки операндов с соответствуюпщх выходов регистров первого 7 и второго 8 операнда пос0 тулают на входы компаратора 13 и

5

0

5

0

5

0

5

мультиплексора 14. На первом выходе компаратора 13 получается сигнал, определяемый тем, какой из порядков больше, на втором выходе получается сигнал модуля разности порядков, поступающий на упралляющий вход блока 17 сдвига вправо и определяющий число разрядов, на которое производится сдвиг вправо при вьфавнивании порядков.

Первый выходной сигнал компаратора 13 поступает на управляющие входы мультиплексора 14, первого 15 и второго 16 блоков обмена и мультиплексор знака. На входы блоков 15 и 16 обмена поступают модули мантисс с соответствующих выходов регистров 7 и 8. Второй блок 16 обмена выдает на своем выхода модуль мантиссы операнда с большим порядком, который поступает на второй вход сумматора-вычитателя. Первый блок 15 обмена пропускает на свой выход модуль мантиссы операнда с меньшим порядком, мультиплексор 14 - больший из порядков, а мультиплексор 20 знака - знак мантиссы опе- р анда с большим порядком.

При равенстве порядков блок 16 пропускает модуль мантиссы второго операнда, блок 15 - модуль мантиссы первого операнда, блок 14 - порядка второго операнда, блок 20 - знак второго операнда. Выходной сигнал блока

16поступает на второй вход сумматора-вычитателя 18, а вьосодной сигнал блока 15 поступает на первый вход сумматора-вычитателя 18 через блок

17сдвига вправо, реализующий опера- ци1б выравнивания порядков, которая

производится путем сдвига вправо модуля мантиссы операнда с меньшим порядком на число разрядов, равное модулю разности порядков,

Сумматор-вычнтатель 18 производит непосредственно суммирование или вычитание модулей мантисс операндов, Результат появляется на его первом выходе в прямом коде. Если произво- дится сложение, то дальнейшую обработку- выходного сигнала (поступающего с первого выхода) блока 18 производят блоки 26 и 28. Бдок 26 сдвига вправо на один разряд осуществляет нормализацию выходного сигнала блока 18 путем сдвига при необходимости вправо на один разряд, далее выходно сигнал блока 26 поступает на блок 28 где он округляется до количества раз рядов, определяемого форматом представления входных операндов и результата, и с его выхода поступает н второй информационный вход мультиплексора 31 модуля мантиссы результат

Кроме этого, блок 27 инкремента в случае осуществления сдвига в блоке 26 прибавляет -единицу к порядку, поступающему на его второй вход с выход мультиплексора 14. На втором выходе блока 27 получается результирующий порядок, который поступает на третий информационный вход мультиплексора 3 порядка результата. Если в блоке 27 инкремента происходит переполнение, то на его первом выходе появляется сигнал, который поступает на вторые управляющие входы мультиплексоров 35 и 31 и второй вход регистра 37 состояния.

Если в сумматоре-вычитателе 18 производится вычитание, то дальней- щую обработку его выходного сигнала производят блоки 22 и 23, а порядок результата вычисляет блок 24 вычита- ния. Шифратор 22 приоритета определяет число разрядов, на которое нужно сдвинуть влево модуль мантиссы, поступающий с первого выхода блока 18, чтобы произвести его нормализацию. Сигнал, соответствующий этому числу разрядов, поступает на первый вход блока 24 вычитания и на первьй вход блока 23 сдвига влево. Блок 23 осуществляет сдвиг модуля мантиссы влево, после чего его выходной сигна поступает на третий информационный вход мультиплексора 31.

5 0 5

о

5

0

5

Блок 24 вычитания производит вычитание из порядка, поступающего на его второй вход с выхода мультиплексора 14, выходного сигнала шифратора 22 приоритета, и результирующий сигнал с его выхода поступает на четвер- тьй информационный вход мультиплексора порядка результата.

Мультиплексор 31 модуля мантиссы результата работает следующим образом. Если в блоке 18 производится сложение и в блоке 27 нет переполнения, то на его выход проходит выходной сигнал блока 28 округления, если же в блоке 27 происходит переполнение, то на его выход проходит выходной сигнал блока 29, который соответствует максимально возможному модулю мантиссы.

Если в блоке 18 производится вьгаи- тание и в блоке 24 вычитания не возникает сигнал переноса (поступающий с второго выхода блока 24 через элемент ИЛИ 30 на третий управляющий вход мультиплексора 31), то на его выход проходит выходной сигнал блока 23, если же в.блоке 24 вычитания возникает перенос (что означает что порядок стал меньше минимально возможного) или дешифратор 25 нуля выработал сигнал, соответствующий нулевому модулю мантиссы, то на выход мультиплексора 31 проходит ВЬЕХОДНОЙ сигнал блока 32, который соответствует минимально возмоткному модулю мантиссы.

Мультиплексор 35 работает следующим образом. Если в блоке 18 производится сложение и в блоке 27 нет переполнения, то на его выход проходит выходной сигнал блока 27 инкремента, если же в блоке 27 переполнение, то на его выход проходит выходной сигнал блока 33, который соответствует максимально возможному порядку. Если в блоке 18 производится вычитание и на выходе элемента ИЛИ 30, на выходы которого поступает выходной сигнал схемы анализа на нуль и сигнал переноса блока 24 вычитания, нет сигнала, сигнализирующего о выходе из нормального режима, то на выход мультиплексора 35 проходит выходной сигна-л блока 24 вычитания.

Если при вычитании в блоке 18 получается нулевой модуль мантиссы, то выходной сигнал дешифратора 25 нуля через элемент ИЛИ 30 поступает ня

третий управляющий вход мультиплексора 35 и обеспечивает прохо ;цение на его выход выходного сигнала блока 34, который соответствует минимально возможному порядку. Этот же сиг- нал проходит на выход мультиплексора 35, если в блоке 24 вычитания возникает сигнал переноса, который также через элемент ИЛИ 30 проходит на третий управляющий вход мультиплексора 35.

Выходные сигнсйы мультиплексоров 35 и 31 поступают соответственно на входы порядка результата и модуля мантиссы результата регистра 36 результата. Знак результата определяется сигналом мультиплексора 20, который через третий элемент РАВНОЗНАЧНОСТЬ 21 поступает на вход знака ре- зультата в регистре 36 результата. Элемент 21 пропускает сигнал со своего входа на выход без изменений, если при вычитании в сумматоре-вычи- тателе 18 не возник сигнал переноса, поступающий с второго выхода суммато ра-вычитателя 18 на второй вход элемента 21. Если этот сигнал возникает (это говорит о том, что операнды имеют одинаковые порядки и модуль мантиссы второго операнда оказьшаетс меньще модуля мантиссы первого операнда), то третий элемент 21 меняет свой входной сигнал на иротивополож- ньй, который поступает с его выхода на вход знака результата регистра 36 результата.

5 о

5

При появлении, синхросигнала на входе 4 результат операции записывается в регистр 36 результата. Для того, чтобы он появился на выходе регистра 37 состояния, необходимо подать на его первый вход сигнал раз-, решения, в противном сатучае выходы регистра 36 результата находятся в третьем состоянии. На 2-й и 3-й входы регистра 37 состояния поступают сигналы, св1едетельствзтощие о переполнении порядка, исчезновении порядка или нулевой мантиссы. Они появляются на его выходе при подаче на его первый.вход сигнала разрешения, в противном случае его выходы находятся 3 третьем состоянии, Необходш 1о отметить, что синхронно производятся только записи в регистры операндов и регистр результата, остальные блоки работают в асинхронном режиме.

При конкретном выполнении все блоки строятся на основе традиционных регистров, триггеров, мультиплексоров, элементов логики и т.п. Наиболее целесообразным является выполнение всего устройства в виде одной микросхемы. При отсутствии такой возможности предлагаемое устройство может быть выполнено на основе микросхем регистров, триггеров, мульт1шлексо- ров, элементов логики и т.п.

Блоки констант могут быть реализованы путем простого подсоединен.ия соответству о1Д1- Х разрядов к планам высокого и нулевого уровней.

Фиг. 2