Декодер линейного кода Советский патент 1988 года по МПК H03M13/05 

Фиг.

Изобретение относится к области помехоустойчивого кодирования :и может .быть использовано в области приема цифровой информации в телемеханике и связи.

Целью изобретения является повышение достоверности и быстродействия декодера.

На фиг,1 приведена структурная схема декодера; на фиг,2 - схема бло .ка исправления ошибок; на фиг.З - схема блока ключей; на фиг.4 - один из возможных вариантов таблицы синдромов.

Декодер линейного кода (фиг,1) содержит накопитель 1, селектор 2, генератор 3 тактовых импульсов, распределитель 4, блок 5 исправления ошибок вычислитель 6 синдромов, блок 7 памяти, дешифратор 8, блок 9 ключей, элементы И 10s 11, 14, 15, элементы ИЛИ 12, счетные триггеры 13.

Работу декодера рассмотрим на примере линейного (15,7)-кода, где 15 - общее число разрядов; 7 - число ин формационных разрядов. Для кодов, исправляющих две ошибки, существует несколько вариантов получения синдромов двух независимых ошибок. Один из них приведен на фиг.4, причем слева- обозначения разрядов. Следует отметить, что таблица синдромов рассчитана на исправление именно ошибок в информационных разрядах (1-7).

На накопитель 1 в последовательном виде поступает код, завершающийся признаком окончания (например, более дщинный импульс в стартстопных системах передачи). При получении этого признака срабатывает селектор 2 и запускает генератор 3 тактовых импульсов.. Тактовые импульсы подаются на первые входы элементов И 11 и на распределитель 4. Первым тактом распре- делителя 4 счетные триггеры 13 сбрасываются в О, а вторым тактом через элементы И 10 в них записываются информационные разряды от накопителя 1. Одновременно они вместе с контроль- ными разрядами подаются на вычисли-. т,ель 6 синдромов, состоящий из восьми схем сложения по модулю 2 в соответствии с таблицей синдромов, а именно в соответствии с проверочными равен- ствами

1+2н-6.+ 7 + Ь 0 1-+2 + з +4 + 7 + Н 0 1 + 3 + 5 + 6 + 7 + Г 0

1+4 + 5 + Е 0 2 + 5 + 6 + D 0

2+ 3 + 4 + 0 0

3+ 5 + 7 + 8 0

4+ 6+7 + А 0

Если код принят без ошибок, на выходах всех восьми сумматоров по модулю 2 нули, при наличии ошибок код отличен от нуля. Блок 7 памяти выполнен в виде ПЗУ, в котором записаны коды разрядов с ошибками (4-разрядные слова) , а адресные входы соответствуют кодам синдромов ошибок (8-разрядные слова). Нулевой синдром (нулевой адрес) соответствует коду ПЗУ 1001 - это признак отсутствия ошибки, который инициирует второй выход дешифратора 8. С выхода дешифратора 8 разрешение на вьздачу кода подается на третьи входы элементов И 14 и на второй вход элемента И 15. На первые входы элементов И 14 и 15 подается последний такт распределителя 4. С выхода блока исправления ошибок на вторые входы элементов И 14 подается информационный код, поэтому с последним тактом распределителя он передается на выход устройства. Одновременно с выхода элемента И 15 выделяется признак подтверждения правильности.Если в принятой кодовой комбинации есть ошибки только в контрольных разрядах, синдром отличен от нуля, но по этим адресам в блоке 4 памяти также хранятся коды 1001, что приводит к выдаче информационной части кода описанным способом.

Если в принятом коде есть одиночные ошибки, ненулевой синдром, соответствующий каждой из подсобных ошибок, вызывает вьщачу блоком 7 на дешифратор 8 кода разряда с ошибкой. Дешифратор 8 преобразовывает двоичный код в позиционньш, благодаря чему на второй вход :соответствующего элемента И 11 от дешифратора 8 подается импульс коррекции, который через элемент ИЛИ 12 переводит триггер 13 в противоположное состояние, что и соответствует исправлению ошибок. После этого с выхода блока 4 формируется код 1001.

При наличии двойных ошибок, одна из которых в информационной части, устройство работает аналогично предыдущему, т.е. исправляется информационный разряд, и блок 4 вырабатывает код разрешения 1001.

Если в информационной части две ошибки, таблица синдромов (фиг,4) позволяет выделить синдром, в соответствии с которым на третьем такте сна- чала исправляется первая ошибка, затем на четвертом - вторая (при этом с выхода вычислителя 6 вырабатываются разные синдромы). После полного исправления информационной части с вы- хода блока 4 формируется код 1001.

Формула изобретения

1. Декодер линейного кода, содер- жащий накопитель, вход которого является входом декодера, вычислитель синдрома и блок ключей, выход которого является выходом декодера, отличающийся тем, что, с це- лью повышения достоверности и быстродействия декодера, в него введены дешифратор, блок памяти, блок исправления ошибок, распределитель, генератор тактовых импульсов и селектор, вход которого объединен с входом накопителя, выход соединен с входом генератора тактовых импульсов, выход которого соединен с первым входом блока исправления ошибок и входом распределите- ля, первый выход которого соединен с первым входом блока ключей, второй и третий выходы распределителя соединены соответственно с вторым и третьим входами блока исправления оши- бок, первый выход накопителя соединен с четверть1м входом блока исправления ошибок, выход которого соединен с вторым входом блока ключей и первым входом вычислителя синдромов, второй вход которого соединен с вторым выходом накопителя, выход - с входом блока памяти, выход которого соединен с входом дешифратора, первый выход

дешифратора соединен с пятым входом блока исправления ошибок, второй выход - с третьим входом блока ключей.

2.Декодер поп.1, отличающийся тем, что блок исправления ошибок содержит две группы элементов И по К элементов в каждой, К элементов ИЛИ с К счетных триггеров, где К- число информационных разрядов линейного кода, первые входы элементов К первой группы объединены и являются первым входом блока исправления ошибок, установочные входы счетных триггеров объединены и являются вторым входом блока исправления ошибок,- первые входы элементов И второй группы объединены и являются третьим входом блока исправления ошибок, вторые входы элементов И второй группы являются соответствующими четвертыми входами блока исправления ошибок, вторые входы элементов И первой группы являются соответствующими пятыми входами блока исправления ошибок, выходы элементов

И первой и второй групп соединены соответственно с первыми и вторыми входами одноименных элементов ИЛИ, i выходы которых соединены со счетными входами одноименных счетных триггеров, прямые вых оды которых являются соответствующими выходами блока исправления ошибок.

3.Декодер поп.1, отлича ю- щ и и с я тем, что блок ключей содержит (К+1) элементов И, где К - число информационных разрядов линейного кода, первые входы элементов И объединены и являются первым входом блока ключей, вторые входы элементов И объединены и являются третьим входом блока ключей, третьи входы К элементов И являются соответствующими вторыми входами блока ключей.

От If

От Ч

Изобретение относится к помехоустойчивому кодированию и может быть использовано для приема цифровой информации в телемеханике и связи. Целью изобретения является повьшение достоверности быстродействия декодера. Декодер содержит накопитель 1, селектор 2, генератор 3 тактовых импульсов, распределитель 4, блок 5 исправления ошибок, вычислитель 6 синдромов, блок 7 памяти, дешифратор 8, блок 9 ключей. 2 з.п. ф-лы, 4 шт.

Фиг.Э

Фиг. 2

О О ОМ 1t

О ММ 17

М ОО МО

ОI О IО

а 1 t о J

о о 1

о о

о 7

100071 г

0600000

t 000000

0100000

0010000

0001000

000010

000007

000000

фиг. ifо о 1