Устройство для умножения десятичных чисел Советский патент 1988 года по МПК G06F7/52 

Л

1Z

IS

}

Изобретение относится к области , вычислительной техники. Целью изобретения является повышение быстродействия устройства для умножения де- сятичных чисел. Использование в уст- ройстве К сумматоров 2 в блоке 1 на- 1копления кратных множимого, 2К-раз- рядного сумматора 4, блока 5 определения очередности дифр и К. счетчиков 7 в блоке 6 контроля значения множителя позволяет считывать в сумматор 4 соответствующие кратные множимого без их сдвига по мере формирования последних в определенных сумматорах 2 - блока 1 накопления кратных множимого, Процессом формирования кратных путем их параллельного накапливания и счи- тьшанием соответствующих кратных множимого управляет блок 5 определения очередности дифро 4 ил, 1 табл. f

к

оэ

Изобретение относится к вычислительной технике.

Цель изобретения повьшение стродействия устройства для умиолш- ния десятичных чисел,

На фиг, 1 представлена структурная схема устройства для ут нолсекия десятичных чисел| на фиг. 2 функциональная схема блока опредеяеиия очередности цифр; на фиг, 3 алго- ритм работы устройства на фиг, 4 - временная диаграмг-ia поступления сигнала управления устройства,

Устройство для умножения десятич ™ ных чисел (фиг, 1) содержит блок, t накопления кратных множимогоэ содержащий К сумматоров 2 (К - разрядность операндов), регистр 3 мнолшмо- го, 2К-разрядный сувд затор 4, блок. .5 определения очередности цифр, блок 6 хранения значения множителя, содержащий К счетчиков 7с Вьпгод 8 блока .5 является выходом сигнала завершения формирования KpaTHbKj выходы признако равенства нулю счетчиков 7 соединены с информационным входом 9 блока 5, выход 10 которого подключен к вхо- дам управления накоплением сумматоров 2 блока 1, а выход 11 к входам управления считыванием сумматоров 2 блока 1 о Выхода сумматоров 2 блока 1 соединены с входами сумматора 4 таким образом, что входы разрядов суммато™ ра 4 с первого по (К-5-1)й соединены с выходами первого сумматора 2, входы разрядов с утуматора 4 со второго по (К+2)-й соединены с выходами второго сумматора 2 и т.д.;, входы сумматора А с К-го по 2К.- с выходами К™го сумматора 2 о Вход управления считыванием регистра 3 и вход управления считьшанием блока 5 подключены к входу 12 управления считыванием уст- ройства, счетные входы счетчиков 6 подключены к входу 13 управления уменьшением значений разрядов множителя устройства. Информационный вход регистра 3 и информационные входы счетчиков 6 подключены к шинам 14, 15 множимого и множителя5 соответственно, выход сумматора 4 подключен к шине 16 произведения устройства Выкод 17 блока 5 является выxoдoI i завершения операции устройстваэ вькод 18 регистра 3 соединен с информационным входом каждого сумматора 2 блока 1, установочный вход блока 5 подключен к установочному входу 19 устрой- ст)за„

Блок 5 определения очередности цифр (фиг 2) состоит из К-разрядных ячеек 20„ из которых содержит КЗ-триггер 21,, элемент 22 задержки, элементы И 23,,, 24 и 25; элемент НЕ 2 и элемент ИЛИ 27, Кроме того, все ячейки 20з кроме К-й, содержат элемент И-И.ПИ 28в БЛОК 5 содержит также злементы И 29 и 30,

Устройство для умножения десятичных чисел работает следующим образом

Множимое А записьгоается в регистр 3 по шине 14, умножитель В записывается в счетчики 7 по шине 15 таким образом, что. десятичная цифра К ра;зрядного многкителя В записывается в i-й десятичный счетчик 7. Все RS- триггарь 21 блока 5 устанавливаются в единичное состояние по сигналу Y, поступакщему на вход 19, Сумматоры 2 блока 1 и c yMt-iaTop 4 обнулены,

Затем выполняется анализ цифр м но сителя блоком 5 с учетом сигналов нулевого содержимого всех десятичных счетчиков 7 J, поступающих на вход 9 б.дока 5,, и при НЭ.ЛИЧИН сигнала опроса Y.;. J поступающего на вход 12 блока 5 о В случаеJ если отсутствует сигнал нулевого содержимого в i-м счетчике 7, не происходит формирования сигнала разрешения считьшания информации иэ сумматора 2 блока 1, поступающего с выхода 11 блока 5 на вход управления считьтанием соот- ветствукщего i-rо сумматора 2 Поскольку в :,акном случае информация во всех К сумматорах 2 блока 1 равна HyrnOj то соответствующие разряды сумматоров 4 останутся в нулевом состоянии. Одновременно со считыванием ин- формац к из определенного сумматора 2 выполкя ется су чмирование содержимого сос тветствующих сумматоров 2 с мнолсимым Aj, поступающим с выхода 18 регистра 35 по сигналам управления с выхода 10 блока 5, Затем происходит уменьшение на единицу содержимого всех счетчиков 7„ В следующем цикле работы устройства вновь анализируется содержимое всех счетчиков 7 блоко 5 и вьшолняется считывание кратного множимого из определенного сумматора 2, соот1: етствующего счетчику 6, со- цержимое которого обнулилось, и фор- мированяе кратных множимого путем су.г-«-1Иро1::п111-1Я с содержимым регистра 3

10

15

в сумматорах 2, соответствукщих счетчикам 7, в которьк информация не равна нулю и уменьшится на единицу в данном цикле. Этот процесс повторяется до тех пор, пока не появится сигнал признака нуля на выходе 17 блока 5. Считывание информации из регистра 3 выполняется по сигналу на входе 12, анализ информации блоком 5 - по сигналу на входе 12, а уменьшение на единицу содержимого всех счетчиков 7 - по управляющему сигналу, поступающему с входа 13 на счетные входы всех счетчиков 1„ Таким образом, результат находится в сумматоре А,-- в регистре 3 сохраняется множимое А, а все К сумматоры 2 блока 1 и счетчики 7 обнулены, поскольку считывание информации из сумматоров 2 проис-20 ходит с обнулением.

Блок 5 определения очередности цифр (фиг, 2) работает следующим образом.

Первоначально по сигналу Yj , по- 25 ступающему на вход 19, происходит установка в единичное состояние КЗ-триггеров 21 с учетом сигналов нулевого содержимого на входах 9 всех ячеек 20с В случае наличия сигнала нулевого со- зо держимого в соответствующих ячейках 20 блока 5 появляется едининчый сигнал на выходе элемента И 25, который рез элемент ИЛИ 27 поступает на R- . вход RS-триггера 21 и устанавливает его в нулевое состояние, что соответствует формированию сигнала завершения считьшания информации из соответствующего сумматора 2 блока 1. В случае отсутствия сигнала нулевого содержимого в соответствующих ячейках 20 нулевой сигнал на выходе элемента И 25 через элемент НЕ 2б поступает на S-вход RS-триггера 21 и устанавливает его в единичное состояние. Это означает, что соответствующие ячейки 20 готовы к формированию управляющих сигналов накопления и считывания в процессе работы устройства.

Основная задача блока 5 заключается в вьщелении десятичного разряда множителя, в котором информация равна нулю, в данный такт работы устройпервого счетчика 7, то при.наличии сигнала на входе 12 появляется единичный сигнал на выходе элемента И 23 первой ячейки 20 блока 5, который с - выхода 11 блока 5 поступает на вход управления счетыванием первого сумматора 2 блока 1. Одновременно с этим происходит появление нулевого сигнала на выходе элемента И 24, который с выхода 10 блока 5 поступает на вход управления накоплением первого сумматора 2. Во всех остальных ячейках 20 блока 5 в связи с тем, что отсутствуют сигналы нулевого содержимого в соответствующих счетчиках 7, появляется единичньш сигнал на выходе элемента И 24 и отсутствует сигнал на выходе элемента И 23 „ образом, сигналы на выходах 10 и 11 блока 5 вызывают считьшание информации из первого сумматора 2 блока 1 и запись ее в соответствующие разряды сумматора 4 и одновременно суммирование содержимого всех остальных сумматоров 2 блока 1 с содержимым регистра 3. Элемент 22 задержки во всех ячейках 20 для того, чтобы препятствовать прохождению единичного сигнала с выхода элемента И 23 на R-вход RS-триггера 21 во время считывания информации из соответствующего сумматора 2 блока 1, Возможен случай, когда одновременно в ос двух или более ячейках 20 блока 5 явились сигналы нулевого содержимого, например, в первой и во второй ячейках 20, В этом случае появление единичного сигнала на выходе элемента И 23 первой ячейки 20 совпадает с блокировкой, которая через элементы И-ШШ 28 запрещает срабатывание элементов И 23 всех следующих ячеек 20. Таким образом, считьшание в каждом

такте работы устройства выполняется только из одного соответствующего сумматора 2 блока 1„ Одновременно с этим во второй ячейке 20 отсутствует единичный сигнал, как на выходе элемента И 23, вызыванщий считывание из второго сумматора 2 блока 1, так и на выходе элемента И 24, вызывающий сумьгарование содержимого сумматора 2 блока 1 с содержимым ре40

45

50

ства. При этом просмотр разрядов вы- gg гистра 3, поскольку необходимое кратполняется, начиная с младшего разряда множителя, т.е. с младшего счетчика 7, Если сигнал нулевого содержимого поступает, напримерj с выхода

0

5

0

25 зо

первого счетчика 7, то при.наличии сигнала на входе 12 появляется единичный сигнал на выходе элемента И 23 первой ячейки 20 блока 5, который с - выхода 11 блока 5 поступает на вход управления счетыванием первого сумматора 2 блока 1. Одновременно с этим происходит появление нулевого сигнала на выходе элемента И 24, который с выхода 10 блока 5 поступает на вход управления накоплением первого сумматора 2. Во всех остальных ячейках 20 блока 5 в связи с тем, что отсутствуют сигналы нулевого содержимого в соответствующих счетчиках 7, появляется единичньш сигнал на выходе элемента И 24 и отсутствует сигнал на выходе элемента И 23 „ образом, сигналы на выходах 10 и 11 блока 5 вызывают считьшание информации из первого сумматора 2 блока 1 и запись ее в соответствующие разряды сумматора 4 и одновременно суммирование содержимого всех остальных сумматоров 2 блока 1 с содержимым регистра 3. Элемент 22 задержки во всех ячейках 20 для того, чтобы препятствовать прохождению единичного сигнала с выхода элемента И 23 на R-вход RS-триггера 21 во время считывания информации из соответствующего сумматора 2 блока 1, Возможен случай, когда одновременно в ос двух или более ячейках 20 блока 5 явились сигналы нулевого содержимого, например, в первой и во второй ячейках 20, В этом случае появление единичного сигнала на выходе элемента И 23 первой ячейки 20 совпадает с блокировкой, которая через элементы И-ШШ 28 запрещает срабатывание элементов И 23 всех следующих ячеек 20. Таким образом, считьшание в каждом

такте работы устройства выполняется только из одного соответствующего сумматора 2 блока 1„ Одновременно с этим во второй ячейке 20 отсутствует единичный сигнал, как на выходе элемента И 23, вызыванщий считывание из второго сумматора 2 блока 1, так и на выходе элемента И 24, вызывающий сумьгарование содержимого сумматора 2 блока 1 с содержимым ре40

45

50

гистра 3, поскольку необходимое кратнов в данном сумматоре 2 к этому моменту сформировано.

Блокировка сигнала на выходе элемента И 23 во всех ячейках 20,,.начиПая со второй, снимается в том слу- Цае, если в предащущих младших ячей- йах 20 в данный момент не формирует- с|я сигнал разрешения чтения, т.е. в них отсутствует сигнал на соответст- иующем входе 9 и RS-триггер 21 нахо- ится в единичном состоянии, либо ес- в некоторых из предыдзоцих младших 5:чейках 20 сигнал разрешения чтения г: этому моменту уже бьш сформирован, т.е. в них присутствует сигнал нуле- лого содержимого на соответствукщем иходе 9, но RS-триггер 21 находится 4 нулевом состоянии.

Номер I Обозначение связи связи

Т.

Назначение сигнала

8

17

19 12

13

XI

Х2 Y2 Y2

Y3

При XI О - разрешение формирования кратных множимого в блоке 1 накопления кратньЕХ множимого

При Х2 1 - завершение выполнения операции умножения

Устанавливает блок 5 в начальное состояние

Разрешает считывание информации из регистра 3 и синхронизирует работу блока 5 определения очередности цифр Разрешает уменьшение на единицу содержимого группы К счетчиков 7

Алгоритм умножения десятичных чи- |:ел (фиг. 3), реализуемьй устройст - IBOM, состоит в следуклцемо

2 о Вьшолняется считьгоание информации из регистра 3 множимого и суммирование ее с содержимым определенных сумматоров 2 блока 1, определяемых блоком 5, и считывание информации из соответствукяцшс сумматоров 2 блока 1, также определяемых блоком 5 о

Зо Проверяется условие нулевого содержимого группы К счетчиков 7. Если отсутствует сигнал нулевого содержимого группы счетчиков 7 (1 0)j то уменьшается на единицу содержимое счетчиков 7 и выполняется переход к Пс, 2.

0

5

Процесс считьтания и накопления соответствующих кратных множимого в сумматорах 2 блока 1 выполняется до тех пор, пока не появится единичный сигнал на выходе 17 блока 5, свидетельствующий о завершении форми - рования сигналов разрешения чтения во всех ячейках 20 бло - ка 5.

Набор управляюш;их и логических сигналов, необходимых для реализации алгоритма работы устройства (фи15, 3) приведен в таблице.

0

5

5

0

5, Операция умножения завершена.

На временной диаграмме (фиг. 4) показана последовательность сигналов Y15 Y2 ,и Y3, а также временные отрезки Т1 и Т2, соответствующие времени выполнения цикла формирования кратных множимого в блоке 1 и цикла счи- тьгоання из сумматоров 2 блока 1 информации до полного обнуления всех сумматоров 2 блока 1.

Формула изобретения

Устройство для умножения десятичных чисел, содержащее регистр множимого, сумматор, блок накопления кратных множимого, блок определения очередности цифр, блок хранения значения множителя, причем выход регистра множимого соединен с информационным входом блока накопления -кратных множимого, (i-й выход которого (, ..., К, К - разрядность операндов) со сдвигом на i-разрядов в сторону старших разрядов соединен с входами сумматора, первый и второй выходы блока определения очередности цифр

соединен с входами управления накопления считыванием блока накопления кратных множимого, информационньы вход блока определения очередности цифр соединен с выходом блока хранения значения множителя, информационные входы регистра множимого и блока- хранения значения множителя соединены с шинами множимого и множителя устройства, выход сумматора соединен с шиной произведения устройства, отличающееся TeMj что, с целью повышения быстродействия.

10

в каждой разрядной ячейке блока определения очередности цифр выход первого элемента И через элемент НЕ подключен к S-входу триггера, S-вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, пер- вьш вход которого соединен с первым входом второго элемента И и первым входом (инверсным) третьего элемента И, а во всех разрядных ячейках, кроме последней., соединен также с первым входом первой группы элемента

блок хранения значения множителя со- 5 и первым входом (инверсным) втодержит К счетчиков, блок накопления кратных множимого содержит К сумматоров, а блок определения очерадности цифр содержит два элемента И и К разрядных ячеек 5 калсдая из которых , содержит триггер,, три элемента И, три элемента ИЛИ, элемент НЕ, элемент задержки, кроме того, каждая разрядная ячейка, кроме . последней, содержит элемент И-ИЛИ, при этом информационные входы счетчиков блока . хранения значения мно/кителя поразрядно соединены с информационным входом блока хранения значения множителярой группы элемента И-1-ШИ второй вход третьего элемента И соединен с вторьм входом второго элемента И и входом управления считыванием блока

20 определения очередности цифр который соединен с входом управления считыванием устройства и входом уп- равленж сп.итыванием регистра множимого, в каждой разрядной ячейке блока

25 определения очередности цифр прямой выход триггера соединен с третьим входом второго элемента И, а во всех разрядных ячейках, кроме последней соецинен также с вторым входом втовычитающие входы счетчиков блока хра- ЗО группы, элемента И-ИЛ1-1, второй

нения значения множителя соединены с управляющим входом блока хранения значения множителя, который подключен к входу управления уменьшением значений разрядов множителя выходы признаков равенства нулю счетчиков блока хранения значения множителя поразрядно Соединены с выходом блока хранения значения множителя, информационные входы сумматоров блока накопления кратных множимого соединены с информационным входом блока накопления кратных множимого, входы управления накоплением и считыванием сумматоров блока накопления кратных множимого соединены с одноименными входами блока накопления кратньк множимого, выходы сумматоров блока накопления кратных множимого являются соответствующими выходами блока накопления кратных множимого, первые входы первых элементов И разрядных ячеек блока определения очередности цифр, поразрядно соединены с информационным входом блока определения очередности цифр, а вторые входы - с установочным входом блока определения очередности цифр, которьй подключен к установочному входу устройства

в каждой разрядной ячейке блока определения очередности цифр выход первого элемента И через элемент НЕ подключен к S-входу триггера, S-вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом первого элемента И, пер- вьш вход которого соединен с первым входом второго элемента И и первым входом (инверсным) третьего элемента И, а во всех разрядных ячейках, кроме последней., соединен также с первым входом первой группы элемента

рой группы элемента И-1-ШИ второй вход третьего элемента И соединен с вторьм входом второго элемента И и входом управления считыванием блока

определения очередности цифр который соединен с входом управления считыванием устройства и входом уп- равленж сп.итыванием регистра множимого, в каждой разрядной ячейке блока

определения очередности цифр прямой выход триггера соединен с третьим входом второго элемента И, а во всех разрядных ячейках, кроме последней соецинен также с вторым входом вто5

0

5

0

5

вход первой группы элемента И-ИЛИ каждой разрядной ячейки, кроме последней, соединен с инверснь&1 выходом триггера, четвертьм вход второго элемента И подключен к выходу элемента И-ИЛИ предыдущей разрядной ячейки блока определения очередно .сти цифр, а во всех разрядных ячейках, кроме последней, соединен также с третьими входами первой и второй групп элемента И-ИЛИ, выход второго элемента И через элемент задержки подключен к второму входу элемента ИЛИ, выходы третьих элементов И разрядных ячеек блока определения очередности цифр поразрядно соединены с первы выходом блока определения очередности цифр, выходы вторых элементов И разрядных ячеек блока определения очередности цифр поразрядно соединены с вторым выходом блока определения очередности цифр, в котором входы первого элемента И соединены с первыми входами первых элементов И разрядных ячеек, инверсные выходы триггеров которых соединены с входами второго элемента И, выходы первого и второго элементов И являются третьим и четвертым выходами блока определения очередности цифр., ко- завершеиик формирования кратных и торые подключены к вькодам сигнапов aaBepnie fiHH операции устройства.

ГОИг;жялЕяг:-:гЕк: Л:а:.дг ::;; ;Эл

Wa -iar/o )

hi S: S : S3: -:iKW : -;T -i.-i-.;-j;3ffiИffi :г,osnйs Eiгйsraaln;-зilrй,J

I У1

ay212nSs3Stss t;3

(pus. 2

в W f1

оэиг.З