Устройство адресации памяти Советский патент 1988 года по МПК G06F12/00 

со Х)

Изобретение относится к вычисли- :тельной технике и может быть исполь- |3овано при построении систем памяти ;микроэвм.

: Цель изобретения - расширение функциональных возможностей устрой- ;Ства за счет реа7 изации возможности адресации дополнительной гта:«шти равного с основной объема,

На чертеже представлена функциональная схема устройства,,

Устройство адресации памяти содержит регистр 1 команд, арифметико-логический блок 2, дешифратор 3 команд блок 4 управления адресом микрокоманды, блок 5 управляющей памяти, регистр 6 микрокоманд, элемент И 7,, / элемент ИЛИ 8, первый триггер 9, элементы И 10 и 11, второй триггер 12,, элементы И 13 и 14, элемент ИЛИ 15 и имеет информационный вход 16, выход 17 адреса следующей команды, выход 18 дополнительного разряда адреса

Устройство работает следующим образом.

Команда, выбранная из памяти через вход 16 поступает в регистр 1 команд и записывается в него но микро-- программе„ Из регистра 1 команд разряды команды поступают как в арифметико-логический блок 25 так и на вхо дешифратора 3 команд„ В зависимости ОТ кода команды блок 4 управления ад jpecoM микрокоманды формирует нгмаль- ный,адрес микропрограммь исполнения данной команды. По сформированном адресу микрокоманды из блока 5 управляющей памяти выбирается микрокоман- |да, которая затем записывается в регистр 6 мшсрокбмандо В регистровом арифметико-логическом блоке 2 один из регистров используется как счетчи

признака ааписи байта будет в нулевом состоянии. Таким образом, на вЕ гходе элемента ШШ 15 будет состояние разряда адресации байта (ООр) и поэтому в дополнительном n-f-1 разряде магистрали будет нулевое состояние, если адрес команды и данных четный, и единичное состояние, ec.im- адрес команды или данных нечетньш. При выполнении комзнд с байтовыми операциями обращение за операндглч производится в ту память, откуда выбрана команда, так как в этом случае на выходе дешифратора 3 команд будет присутствовать признак записи байта, и поэтому триггер 9 признака записи байта установится в едкпичное состоя кие, так как на выходе элемента И 7 сформируется импульс о. На выходе элемента И 13 будет лог о 1 или а на выходе элемента И 14 лог. О, при этом на выходе элемента 1-ШИ 15 и на выходе 18 устройства будет состояние, зависящее от гщреса команды

Ф о р м у л а

и

обретения

Устройство сщресации памяти, со- ггсржетщее регистр команд, арифметико- лог .нческий блок, деыякоратор команд, блок управления адресом микрокоманды, блок управляющей памяти, регистр микрокоманд, причем информационный вход регистра команд является информационным входом устройства, вход записи регистра команд соединен с входами занесения арифметико-логического блока, блока управления адресом микрокоманды и с В,1ходом признака микропрограммы регистра микрокоманд, выход регистра команд соединен с информапи- онным входом дешифратора команд и с информационным входом арифметико-ло

Изобретение относится к вычислительной технике и может быть использовано при построении систем памяти микроэвм. Цель изобретения расширение функциональных возможиос- тей устройства адресации памяти за счет реализации возможности адресации дополнительной памяти равного с основной объема. Поставленная цель достигается путем введения в состав устройства элементов И 7 10, 11, 13, 14, элементов HJM 8 и 15, триггеров 9 и 12. Указанные элементы формируют дополнительный разряд адреса в зависимости от состояния разряда адресации байта магистрали ЭВМ и от типа команды (байтовая-небайтовая). При разработке программ для вычислительной системы с устройством адресагщи памяти могут быть использованы стандартные средства автоматизации программирования, 1 ил. SS

адреса команд, в который по микропро- гического блока, выходы разрядов которого являются адресными выходами устройства, выход стартового адреса . дешифратора команд соединен с информационным входом блока управления адресом микрокоманды,, выход разрешения которого соединен с входом разрешения дешифратора команд, выход начального адреса микропрограммы блока управления адресом микрокоманды соединен с адресным входом блока управляющей па- ьтяти,, выход блока управляющей памяти соед,рп1ен с информационным входом ре- г истра микрокоманд., отличаю- i U е е с я тем, что, с целью расшиграмме заносится адрес следующей ко- мандьц которьш будет присутствовать на выходе 17,

Элемент И 11 выделяет по адресу микрокоманды момент начала формирования адреса команды. Импульс, сформированный на выходе элемента И 11, устанавливает триггер 12 признака адреса команды в нулевое или единичное состояние в зависимости от состояния разряда адресации байта (ООр магистрали), и если команда не байтовая то на выходе элемента И 13 будет нулевое состояние,, так как триггер 9

0

5

торого являются адресными выходами устройства, выход стартового адреса . дешифратора команд соединен с информационным входом блока управления адресом микрокоманды,, выход разрешения которого соединен с входом разрешения дешифратора команд, выход начального адреса микропрограммы блока управления адресом микрокоманды соединен с адресным входом блока управляющей па- ьтяти,, выход блока управляющей памяти соед,рп1ен с информационным входом ре- г истра микрокоманд., отличаю- i U е е с я тем, что, с целью расширения класса решаемых задач за счет адресации дополнительной памяти равного с основной объема, в него введены пять элементов И, два элемента , ИЛИ, два , причем входы первого элемента И соединены с соответствующими разрядами выхода начальног адреса микропрограммы блока управления адресом микрокоманды, выход пер- вого элемента И соединен с входом синхронизации первого триггера, вход сброса которого соединен с выходом сброса блока управления адресом микрокоманды и с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, входы которого соединены с соответствующими разрядами информационного выхода регистра микрокоманд, пер- вый вход третьего элемента И соединен с выходом признака байтовой команды дешифратора команд, вход разрешения которого соединен с вторым входом третьего элемента И, выход которого соединен с входом установки второго триггера, вход сброса которого соединен с выходом первого элемента ИЛИ, прямой выход второго триггера . соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом первого триггера, информационный вход которого соединен с соответствующим разрядом выхода следующего адреса арифметико-логического блока и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, инверсный выход второго триггера соединен с вторым входом пятого элемента И, выход второго элемента ИЛИ является выходом дополнительного разряда адреса устройстпа.