Устройство управления памятью Советский патент 1988 года по МПК G06F13/00 

г

22 28

25 г

(Л

Изобретение относится к вычисли тельной технике и предназначено для использования в специализированных и универсальных цифровых вычислитель™ ных машинах и системах, содержащих памяти с многоканальным доступом. . Целью изобретения является повьшение быстродействия устройств а. Устройство содержит блок 1 формирования адреса, блок 2 коммутации режимов, блок 3 управления записью, блок 4 управления чтением, регистр 5 входной информации и генератор 6 синхроимпульсов. 2 з.п. ф-лы, 11 ил., 2 табл.

а

23

Фиг.

Э

Изобретение относится к вычисли тельной технике и может быть использо вано в специализированных и универ™ сальных цифровых вычислительных маши ijax и системах.

Цель изобретения - повьгаение быст родействия.

На фиг о 1 изображена блочно-функци ональная схема лредлагаемого устрой ства; на фиг,2-6 - функциональные схемы блоков устройства, вьтолненных, HanpHMepj на элементах серии 500 (соответственно блока управления записью, блока формирования адреса, бло- ка коммутации режимов, блока управле ния чтением и дешифратора приоритетов в блоке коммутации режимов) на фиг - схема системного применения устройства; на фиг«8 , сигналы на выходе генератора синхросигналов; на временная диаграмма режима совмещенного чтения-записи информа ции; на фиг, 10 временная диаграмма иллюстрирующая приоритетность ввода вывода информации.; на фиг, 11 временная диаграмма, иллюстрирующая режшу чтения информации и запись ее для системы, изображенной на .

Устройство управления памятью со- держит блок 1 формирования адреса, блок 2 коммутации режимов, блок 3 управления записью, блок 4 управления чтением, регистр 5 входной информа ЦИЙ5 генератор 6 синхроимпульсов и. имеет выходы 6 - 6,5 генераторнд выход 7 формата блока формирования адреса5 выходы 8-16 блока коммутации режимовJ в том числе выходы соответственно инкремента, декремента и загрузки адреса, адресный выход i, выход 12 запуска ввода, выход 13 запуска вывода,, выход 14 приостанова вывода, выход 15 конца вьгоода и выход 16 признака процессораj выход 17 при знака ввода блока 3, выход 18 призна- ка вывода блока 4, первый 19s второй 20 и третий 2 информационные входыг входы 22 и 23 команды и синхрониза - ции обмена, соответственно первый 24j второй 25 и третий 26 инфорнащ-г . онные выходы, адресный выход 27} выход 28 записи, а также выходы 29 и 30 признака р ежима обмена и 30 разрешения обмена соответственно.

Блок 3 (фиг.2) содержит первый - пятый триггеры , первый 36 и второй 37 НЕ, первый третий элементы И 38-40 элемент И-НЕ

Q 5 0 5 0;- д с

0

5

41 и имеет синхровходы 6.2-6,4, управляющие входы 12 и 23, выход 17 признака ввода и управляющие выходы 29 и 30.

Блок 1 формирования адреса (фиг.З) содержит первый 42 и второй 43 сумматоры, регистр адреса, содержащий первую - третью группы 44 - 46, реги стровую оперативную память содержащую первую-третью группы 47 - 49, к имеет синхровходы 6,3 и 6,4, первый - третий управляющие входы 8 - 10, адресный вход 11, информационный вход 17, выход 7 формата и адресный выход 27,

Блок 2 Коммутации режимов (фиг,4) содержит первый - третий управляющие регистры 50 - 52, первый - третий адресные регистры 53 - 55, первый 56 и второй 57 элементы И, первьй - тре тий элементы И-НЕ 58 609 Группу 61 вентилей, дешифратор 62 и имеет синхровходы 6,1 -.6,3 и 6,5, первый - четвертый управляющие входы 7,18,16 и 22s выходы 61.1 - 61.5 группы вентилей, выходы 62,1 - 62,5 дешифратора., выходы 8-10 соответственно инкремента, декремента и загрузки адреса, адресный выход 11, выходы 12 и 13 запуска соответственно ввода и вывода, выходы 14 и 15 соответственно приостанова и конца вывода, выход 16 признака процессора, выход 28 записи и управляющий выход 29,

Блок 4 (фиг,5) содержит первый 63 и второй 64 регистры выходной информации, регистр 65 сдвига, первый - третий триггеры 66 - 68, первый - i четвертый элементы И 69 - 72j первый 73 и второй 74 элементы НЕ, элемент ИЛИ 75, первый 76 и второй 77 элементы К-НЕ и имеет синхровходы 6,i - 6«4, первый пятый управляющие входы 13 - 16 и 23, информационный вход 20, выход 18 признака вьшода, первый 24 и второй 25 информационные выходы и у:правляющие выходы 29 и 30,

Дешифратор 62 () блока комму тации режимов содержит первьй - третий триггеры 78 - 80, первый 81 и второй 82 элементы НЕ, первый °- третий элементы И 83 - 85, первьй - третий элементы И - НЕ 86 - 88 и имеет синхровход 6,3, первьй - третий управляющие входы 17,18 и 61,5, выходы 62„1 - 62„5.

Схема системного пр1- менения устройства (фиг,7) содержит первое 89а

31411

второе 90,...,N-91 устройства управ- ления памятью, первое 92, второе 93,...,N-9A ОЗУ и имеет первые 19, вторые 20 и третьи 21 входные информационные шины, первые 22 и вторые 23 входные управляющие шины, первые 24, вторые 25 и третьи 26 выходные информационные шины, шины 27 адреса, выходы 28. записи, первые 29 и вторые ю 30 управляющие выходы.

На фиг.8, поясняющей работу устройства, обозначены цикл работы

устройства или период синхронизации синхросигналы на выходах 6.1 - )5 6.5 генератора синхросигналов.

На фиг.9 обозначены сигнал 95 признак вывода на выходе 18; сигнал

96 - адрес слова, считьшаемого из ОЗУ; сигнал 97 - информация, считан- 20 ная из ОЗУ; сигнал- 98 - информация на выходе регистра 63; сигнал 99 - со провождение выходной информации; сигнал 100 - информация на входе регистра 5; сигнал 101 - сопровожде- 25 ние входной информации; сигнал 102 - признак ввода на выходе 17; сигнал 103 - адрес слова, записываемого в ОЗУ; сигнал. 104 - информация на выходе регистра 5; сигнал 105 - за-; зо пись слова в ОЗУ с регистра 5.

На фиг.10 обозначены сигнал 106 - признав ввода на выходе 17; сигнал 107 - признак вьшода на выходе 18; сигнал 108 - приостанов вывода на выходе 14; сигнал 109 - адрес информации, записьшаемой в ОЗУ; сигнал 110 - информация на выходе регистра 5; сигнал 11 - запись информации в ОЗУ из регистра 5; сигнал 112 - АП информация, считанная из ОЗУ, на выходе регистра 63.

На фиг,11 обозначены сигнал 113 признак вьгоода информации из ОЗУ I дс на выходе 18 УУЕ I; сигнал 114- адрес информации, считываемой из ОЗУ I; сигнал 115 - информация, считанная из ОЗУ I, на выходе регистра 63 УУП I; сигнал 116 - сопровождение считанной информации УУП I; сигнал 117 - сопровождение информации на входе 23 УУП II; сигнал 118 - признак ввода информации в ОЗУ 2 на выходе 17 УУП II; сигнал 119 - адрес информации, записьгоаемой в ОЗУ II; Сигнал 120 - информация для ОЗУ II на выходе регистра 5 УУП II; сигнал 121 - пись информации в ОЗУ II, .

35

50

ю

)5

20 25 зо

АП

дс 35

761

Устройство управления памятью (фиг.1) обеспечивает одновременную приоритетную работу с ОЗУ нескольких абонентов в синхронном и асинхронном режимах, поэтому блок 1 формирования адреса и блок 2 коммутации режимов могут быть вь;полнены, например, аналогично уттравлеиию многоканального буферного ОЗУ I. Запись информации в ОЗУ от асинхронных абонентов обеспечивается в устройстве блоком 3, а чтение от асинхронных абонентов - блоком 4. При этом блок 1 формирования адреса и блок 2 коммутации р.ежи- мов (фиг.З и 4) обеспечивают работу ОЗУ с тремя приоритетными абонентами (каналами): процессором по записи- чтению (синхронная работа), каналом асинхронной записи и каналом асинхронного чтения.

ОЗУ условно разделяется на страницы одинаковой длины. При этом, если емкость памяти в адресах равна С

G 2 V fгде п. - количество двоичных разря-.

дов кода числа страниц; п - количество двоичных разрядов кода размера страницы. Запись-чтение т-разрядной информации осуществляется в общем случае страницами переменной длины, пр|1чем число слов в странице{определяется из соотношения 1 2 . Адресная часть каждого канала имеет свою ре гистровую память, в которой, хранятся номер страницы, адрес слова в странице и число слов в странице. Регистровая память всех каналов объединена в блок регистровой памяти, состоящей Из памяти 47 страниц, памяти 48 текущих адресов и памяти 49 форматов (фиг.З), вьтолненной в виде оперативной памяти. Регистровая мять распределяется между каналами, причем каждому каналу может быть назначен один или более регистров, т.е, должно выполняться соотношение

дс

50

2 7/

N,

где N - число каналов;

К - число двоичных разрядов адреса регистровой памяти. Устройство работает следующим образом.

Предварительно активизируются блок 1 формирования адреса, блок 3 (для Jc aнaлa записи в ОЗУ) и блок 4 (для

51Д1

канала чтения из ОЗУ) При активизации блока 3 в начале первого цикла с входа 22 устройства на входы группы б 1 вентилей блока 2 коммутации режи МОЕ (фиГй4) поступают коды запуска ввода 5 управляющий и адреса регистровой памяти, при этом на управляющий вход грзшпы 61 вентилей поступает также разрешающий сигнал активности устройства (все сигналы длительностью в один цикл). На выходе 61.1 группы вентилей появляется единичный сигнал запуска ввода, который стробируется синхросигналом с входа 6.1 и инверти°- руется на элементе И-НЕ 58, с выхода ; которого поступает ца входы записи (синхровходы) регистров 51 и 55 и обеспечивает запись в них соответст венно управляющего кода канала ввода с выхода 61 о 2 и адреса регистровой памяти с выхода 61.4 группы 61 вен тилей о

Одновременно с выхода элемента 58 сигнал по выходу 12 запуска ввода поступает на вход установки в О триггера 31 программного автомата З (фиг.2)5 с выхода которого нулевой сигнал поступает на вход элемента 413 на выходе которого устанав - ливается единичный сигнал, поступаю - щий на управляющий выход 29 устройст ва и являющийся для процессора при- знаком готовности блока 3 к вводу информации в ОЗУ, В следующем, цикле в регистровую опе13ативную память гружается адрес страницы ОЗУд в кото- рую будет вводиться информация из канала; номер страницы адрес первого слова в странице и число слов в странице (формат), которые поступают с информационного входа 19 устройства через группы адресного регистра и сумматоры 42 и 43 () в соот ветствии с управляющими сигналами с выходов 8 10 на выход регистра 50 а также в соответствии с кодом адре- саэ поступающим с выхода 11 регистра 53 блока коммутации режимов (фиг«4) на адресные входы группы 47 номеров страницэ группы 48 текущих адресов и группы 49 форматов оперативной реги стровой п-амятио

При этом информация в регистры 50 и 53 запи ьшается непосредственно с выходов 61.2 и 61.4 группы 61 вентилей по синхросигналу с входа 6.2 в соответствие с выходом 62.2 дешиф ратора приоритетов,, а предваритель-

16

но в начале второго цикла с входа 22 устройства на вход группы 61 венти- лей поступают управляющий код, код адреса регистровой памяти, а на управляющий вход группы 61 вентилей поступает сигнал активности устройства,

Активизация блока 4 осуществляется аналогично активизации блока 3 также

за два цикла, при этом в первом цикле управляющий код канала вывода записывается в регистр 52 блока коммутации режимов (фиг,4)5 код адреса регистровой памяти - в регистр 54 в соответствии с сигналом на выходе 13 элемента И-НЕ 59, поступающим также на вход установки в О триггера 67 блока регистров вьрсодной информации (фиг.5) с выхода которого через элементы И

70 и 71 и ИЛИ 75 по синхросигналу с входаI 6.3 записьшается в триггер 68, с прямого выхода которого нулевой сигнал поступает на управляющий выход 30 устройства и -является для канала

вьгоода -разрещающим сигналом на прием информации из ОЗУ. Единичньй сигнал с инверсного выхода 68 поступает на выход 29 устройства и является для процессора признаком активности блока

i.

Управляющий код на выходе 61,2 группы 61 вентилей (фиг.4) является четырехразрядным и задает режим ты каналов с ОЗУ, при этом первый - четвертый разряды кода (нумерация разрядов кода слева направо) означают: 1 - признак загрузки регистровой памяти; 2 - признак инкремента (+1) адреса ОЗУ; 3 ° признак декремента ( ) адреса ОЗУ| 4 признак записи в ОЗУ.

Значения сигналов для различных режимов работы приведены в табл.I.

После активизации блоков 3 и 4 по асинхронным запрос ответныМ с игналам устанавливается связь этих блоков соответственно с каналом ввода и вы вода и далее начинается синхронньй постраничный автоматический ввод и вьшод информации в/из ОЗУ без участия процессора

Работа с каналом ввода информации в ОЗУ осуществляется следующим обра- зом.

При установлении связи из канала ввода на второй управляющий вход 23 устройства поступает сигнал (нулевой уровень) запроса на ввод информации,

который поступает на вход элемента НЕ 36 (фиг.2), и далее единичный сигнал через элемент И 38 поступает на информационный вход триггера 32, в который записывается по синхросигналу на входе 6,2. Нулевое значение этого сигнала с инверсного выхода триггера 32 поступает на второй управляющий выход 30 устройства и являетЬя для канала ввода разрешающим сигналом на ввод информации.

При вводе информации канал начина- ет слово за словом передачу страницы информации в ОЗУ. Из канала по информационному входу 21 устройства на информационньш вход регистра 5 входной информации поступает первое слово информации, а по входу 23 устройства на вход элемента НЕ 37 - cиFнaл сопровождения информации (нулевой сигнал). Далее с выхода элемента НЕ 37 единичный сигнал через элемент И 39 Поступает на информационньш вход триггера 34, в который записывается по положительному фронту синхросигнала на входе 6.3. С выхода триггера 34 единичный сигнал поступает через элемент И 40 на информационный вход триггера 33, в который записывается по синхросигналу на входе 6,4.

С выхода триггера 33 единичный сигнал«поступает на управляющий вход регистра 5 входной информации (вход выбора направления) и обеспечивает запись по синхросигналу на входе 6.3 слова информации из канала в регистр 5. Одновременно единичный сигнал с выхода триггера 33 поступает по входу 17 (признак ввода) в блок коммутации режимов (фиг.4) на вход дешифратора приоритетов и упра:эляющие входы регистров 51 и 55, из которых информация поступает соответственно в регистры 50 и 53 в соответствии с выходом 62.2 дешифратора приоритетов.

Сигнал с первого выхода 10 регистра 50 поступает на управляющие входы групп 44 - 46 регистра адреса (фиг.З) обеспечивая прием информации из регистровой памяти, а сигналы с второго 9 и третьего выходов регистра 50 поступают на управляющие выходы сумма торов 42-и 43, обеспечивая либо прибавление единицы к кодам, либо вычитание единицы из кодов информации, поступающей из регистров 45 и 46 на информационные входы сумматоров 42 и 43 (смо табл,1), а на выходе 28 запии

си устройства по синхросигналу с вхо да 6.5 на входе элемента И 56 (фиг.4) появляется сигнал записи в ОЗУ первого слова информации по адресу, записанному по c шxpocигнaлy на входе

поступающим из регистра 53 блока

коммутации режимов на адресные входы групп 47 - 49 регистровой памяти.

Одновременно с записью слова информации в ОЗУ модифицированные на ;

единицу коды текущего адреса и формата с выходов сумматоров 42 и 43 пере- письтаются по синхросигналу с входа

регистровой памяти, т.е. в регистровой памяти подготавливается адрес следующего слова информации, записываемой в ОЗУ из канала. Как видно на диаграмме (фиг.9), прием и запись

слова информации из канала осуществляется за 2 цикла работы устройства, В третьем цикле поступает из канала следующее слово информации с сигналом сопровождения, в четвертом осуществля

ется его запись в ОЗУ по модифициро-, ванному адресу с одновременной подготовкой адреса следующего слова и т,д., пока не будет принято в ОЗУ последнее слово страницы информации ,

из канала. При этом канал ввода снимает сигнал запроса на ввод информации, устанавливая его в единичное состоя- ние (сигнал на входе элемента НЕ 36, поступающий с входа 23 устройства),

Нулевой сигнал с выхода элемента НЕ 36 через элемент И 38 записьшает- ся по синхросигналу с входа 6,2 в . триггер 32, на инверсном выходе которого, соединенном с вторым управляю-

щим выходом 30 устройства, появляется единичное значение сигнала, являющееся для канала запрещающим сигналом на ввод информации. Одновременно единичный сигнал с инверсного выхода

триггера 32 поступает на вход эле- . мента И-НЕ 41, на другой вход которого поступает также единичный сигнал с выхода триггера 31, который устанав-- ливается в нем по синхросигналу с

входа 6.4 при приеме из канала первого слова информации в соответствии с сигналом на втором управляющем входе триггера 31, поступающим с выхода элемента И 40 (единичное значение

20

25

91411

сигнала). На информационном входе триггера 31 постоянно установлен еди ничный сигналJ а на первом управляю-, щем входе (Сброс) триггера 31 действует единичный сигнал, устанавлива ющийся после активизации блока 3 по окончании сигнала запуска ввода на первом управляющем входе 12 блока 3,

На выходе элемента 41, соеди .JQ ненном с выходом 29 устройствад уста навливается нулевое значение сигна™ ла являющееся для процессора призна ком окончания ввода страницы5 по которому процессор заново активизируг -jg ет блок 3 для ввода в ОЗУ следующей страницы информации Таким образом,, установление связи с каналом ввода осуществляется в асинхронном режиме а передача (ввод) информации в ОЗУ осздцествляется синхронноL..B темпе одно слово информации за 2 цикла работы устройства.

Работа с каналом вьшода информации из ОЗУ осуществляется следующим образом.

В ответ на нулевой сигнал на выходе 30 устройства, разрешающий каналу вьшод информации из ОЗУ и сформирован ный во время активизации блока 4s, из зо канала на управляющий вход 23 устрой™ ства и далее на управляющий вход гистра 65 сдвига блока регистров ходной информации (фиГо5) поступает сигнал (нулевое значение) готовности канала вьшода к приему, из ОЗУ инфор- мацинэ который переводит регистр 65 сдвига из режима приема информации в режим сдвига влево. Информационные входы регистра сдвига не задействова д НЫ; что эквивалентно действию на этих входах единичного сигнала а на втором управляющем входе регистра 65 сдвига действует единичньй сигнал, поступающий с второго втравляющего входа 14 блока 4,

По синхросигналу с выхода 6,4 (поожительному фронту) осуществляется сдвиг кода5 хранящегося в регистре 65 сдвигаэ влево на один разряд (код П двухразрядный)3 а в младший, праый разряд записьшается нулевой сиг- налрпостулающий с выхода младшего,лево™ го разряда регистра 65 сдвига через зле ент НЕ 73 на вход регистра 65 сдви а. По окончании синхросигнала с хода 6о4 на выходе младшего разряда егистра 65 сдвига появляется нулевой игналд которьпЧ инвертируется элемен-

35

45

50

55

0

5

1

Q g

о д

5

5

0

5

761 О

том НЕ 73, поступает далее через элемент И 72 на вход ;8 блока коммутации режимов и далее на вход депгифра тора 62, в соответствии с выходами 62.1 и 62,2 которого из регистров 52 и 54 информация переписьшается соот ветственно в регистры 50 и 53 Далее в блоке формирования адреса (фигоЗ) в группы 44 - 46 адресного регистра записывается адрес первого считьгоае- мого из ОЗУ слова информации, а считанная из ОЗУ информация с информационного входа 20 устройства посту - пает на информационный вход регистра 63 выходной информации

По окончании следующего синкросиг™ нала с входа ,действующего на входе регистра 65 сдвига, информация в регистре сдвига сдвигается на один разряд влево, при этом на выходе второго разряда регистра сдвига появляется нулевой сигнал, а в млад ший разряд записывается единичный сигнал, по которому сигнал на -выходе 18 признака вывода принимает нулевое значение, а в соответствии с нулевым сигналом второго выхода регистра сдв1Г га на синхровходе регистра 63 выраба- тьшается через элементы НЕ 74 и И--- НЕ 76 сигнал, по которому первое ело- во информации, считанное из ОЗУ, записывается в регистр 63 и далее поступает на информационный выход 24 устройства. При этом нулевой сигнал, посту - пающий на выход 30 устройства с выхода второго разряда регистра 65 сдвига, является сигналом сопровожде ния считанной из ОЗУ информации Как видно из диаграммы (), чтение из ОЗУ и вьщача слова информации в канал осуществляется за 2 цикла работы устройства, В следующем цикле - опя гь вырабатывается единичный сигнал - на выходе 18 признака ввода, по которому из ОЗУ считывается следующее слово информации и ТоД,,, пока не считано последнее слово страницы

При считьшании последнего слова-. страницы из ОЗУ на выходе 7 формата группы 46 регистра адреса (фиг,3) появляется код 111„о„1 (все единицы), являющийся признаком окончания страницы, поступающий на вход элемента И . 57Дфиг„4)в С выхода элемента И 57 единичный сигнал с выхода 15 конца , вьшода поступает на третий управляю -, щий вход блока 4 (фиг„5) и далее на вход элемента И 69, с выхода которо-

I IlA

ГО поступает на управляющий вход триггера 67, в который вместо нуля записанного во время активизации, за- письшается единица, которая с пря мог выхода триггера 57 через элементы И 70 и ИЛИ 75 зацисывается по синхро- i сигналу с входа 6.3 в триггер 68 (вместо нуля). При этом на инверс--. ном выходе триггера 68, соединенном с первым управляющим выходом 29 устройства, появляется нулевой сигнал (вместо единичного), сообщающий процессору об окончании вьгоода страницы и возможности активизации блока 4 для вывода следующей страницы; на прямом выходе триггера 68, соединенном с выходом 30 устройства, появляется единичный сигнал (вместо нулевого), сообщающий каналу об окончании вывода страницы информации из ОЗУ.

Приостанов вьшода информации в канал из ОЗУ осуществляется следующим образом о

В устройстве реализована следующая приоритетность каналов: канал ввода - ,канал вьтода - процессор, т.е. высший приоритет имеет канал ввода, низший - процессор. Если во время работы канала ввода начинает работать канал вьщода либо наоборот во время работы канала вьшода начинает работать канал ввода, а блоки 3 и 4 одновременно в одном цикле вырабатывают соответственно сигнал на выходе 17 признака ввода и сигнал на выходе 18 признака вывода, то работа канала вывода как менее приоритетного приостанавливается на один цикл, а в ОЗУ записьшается слово информации, поступившее из канала ввода.

При этом в соответствии с сигналом на выходе 17 признака ввода и сигна лом на выходе 18 признака вывода, nor ступивщими на входы дешифратора 62 блока коммутации режимов (фиг,4) вырабатьшается на выходе 62«4 дешифратора 62 нулевой сигнал на выходе 14 приостанова вывода, поступающий далее на управляющий вход регистра 65 сдвига блока 4 (фиг,5). Регистр 65 сдвига переходит в режим хранения, т.е. сдвиг информации в данном цикле не происходит, следовательно, единичный сигнал на выходе 18 блока 4 в конце данного цикла остается до окончания следующего цикла, в начале которого снимается единичньй сигнал с выхода 17 признака ввода.

6112

По синхросигналу на входе 6,3 сигнал с выхода 14 приостанова вывода снимается (нулевое значение сигнала изменяется на единичное, выход 62.4 дешифратора, фиг.6), регистр 65 сдви га блока 4 (фиг.5) переходит в режим сдвига, из ОЗУ считьшается слово информации, которое в следующем цикле

передается на информационньш выход 24 устройства и в начале этого цикла единичное значение сигнала на выходе 18 признака вывода изменяется на нулевое.

Режим приостанова вьшода слова информации из ОЗУ в канал вывода проиллюстрирован на временной диаграмме (фиг.10). Далее работа канала вывода до окончания страницы происходит без

приостановов, так как период работы каждого канала (ввода и вьшода) по записи-чтению одного слова в/из ОЗУ равен двум циклам работы устройства - цикл на обращение к ОЗУ и цикл на

передачу, а обращение от каналов ввог да и вьшода к ОЗУ по записи и чтению слова информации происходит в соседних циклах. Отсюда следует (см. также временные диаграммы на фиг.9 и 10),

что предлагаемое устройство обеспечивает при совместной работе каналов ввода и вьшода максимальную скорость передачи информации - одно слово за цикл работы устройства.

Работа с процессором по вводу/выводу информации в/из ОЗУ осуществляется следующим образом.

Так как в устройстве обеспечива- ется постраничная работа с ОЗУ, то

работа начинается так же, как и при активизации работы с каналом ввода или вьшода, с загрузки адреса стра ницы в регистровую память блока форми- рования адреса. При записи в ОЗУ .сло

во информации поступает на первый информационный вход 19 устройства и далее на первый информационный вход регистра 5 входной информации, а на вход 22 устройства и далее через группу 61 вентилей на ее выходы 61.2,

1314

вой памяти в соответствии с сигналом на выходе 62,2 дешифратора 62.

В соответствии с сигналами на выходах .регистров 50 и 53 аналогично, как и при записи слова из канала ввода, осуществляется по синхросигналу с йхода боЗ прием слова из процессора в регистр 5 входной информации (дей - ствует нулевой сигнал на его управляющем входе), запись адреса из регистровой памяти (группы 47 49) в ре гистр адреса (группы 44 46) блока формирования адреса (.фиг.З), выработ ка сигнала записи на элементе И 56 блока коммутации режимов (фиг.4) и запись слова информации из регистра 5 в ОЗУ с одновременной выработкой адреса следующего слова (если это необходимо),

При чтении слова информации из ОЗУ работа осуществляется так же, как и при записи5 только на элементе И 56 блока коммутации режимов формируется сигнал чтения, а считанное из ОЗУ сло во информации поступает на информационный вход регистра 64 блока регистров выходной информации (фиг 05), в который записьгоается по сигналуг сформированному на выходе элемента И -НЕ 77, на один из входов которого поступает синхросигнал с входа 6.Г, а на другой сигнал с входа 16 призна ка процессора; с выхода регистра 64 информация выдается на второй инфор- мационньй выход 2S устройства по единичному сигналу, сформированному на выходе триггера 66, на информационный вход которого поступает сигнал с входа 6 признака процессора, а на вход синхронизации - синхросигнал с входа 6.2, При нулевом значении сигнала- на выходе триггера 66 и соединенном с ним управляющем входе регистра 64 на его выходах устанавли- ваются единичные сигналы, что обеспе чивает подключение к информационному входу 25 устройства аналогичных источников информации (монтажное ИЛИ).

При записи-чтении в/из ОЗУ последнего слова страницы на -выходе группы 46 регистра адреса (блок формирования адреса) формируется код III,. (все единицы), поступающий через элементы И 57 и К-НЕ 60 на первый управляющий выход 27 устройства (единичный сиг-нал) S сообщающий процессору об окончании страницы.

Если обращение к ОЗУ от процессора по записи или чтению слова информации происходит в том же цикле, что и от канала ввода или вьшода, го об- ращение процессора к ОЗУ приостанавливается на один цикл и на выходе 62,5 дешифратора 62, соединенном с выходом 29 устройства, появляется ну-

левой сигнал приостанова процессора. По окончании обращения от каналов в следующем цикле происходит запись- чтение слова в/из ОЗУ от процессора. Пример использования устройства

в системе приведен на фиг,7, Коммутация управляющих и информационных вхо дов и выходов устройств I и II приведены в табл.2, а временная диаграмма g иллюстрирующая передачу информации из ОЯУ I в ОЗУ IIj приведе- на на фиг.1.

Формула изобретения

1, Устройство управления - памятью, содержащее блок формирования адреса, регистр входной информации и генератор синхроимпульсов, причем информа- ционный вход блока формирования адре

са и первый информационный вход регистра входной информации соединены с первым информационным входом устройства, адресньй выход блока формирова- - ния адреса является адресньм выходом

устройства, отличающееся тем, что, с целью повышения быстродействия, в него введены блок коммутации режимов, блок управления записью, блок управления чтением, причем выход

инкремента адреса, выход декремента адреса и выход загрузки адреса блока коммутации режимов соединены соответственно с первым, вторым и третьим управляющими входами блока формироваНИН адреса, адресный выход блока

коммутации режимов подключен к соответствующему входу блока формирования адреса, первый и второй управляющие входы, блока коммута1 ;ии режимов соединены соответственно с выходом формата блока формирования адреса и с выходом признака вьшода блока управления чтением, третий управляющий вход блока коммутации режимов подключен к выходу

признака ввода блока управления записью и к управляющему входу регист- ра входной информации., четвертый управляющий вход и первый управляющий выход блока коммутации релсимов явля-

15

20

1514И761

ются соответственно входом команды и выходом записи устройства, второй управляющий выход блока коммутации режимов и первые управляющие выходы блока управления записью и блока уп равления чтением являются выходом признака режима обмена устройства, выход запуска ввода блока коммута- . ции режимов подключен к первому управ-ю ляющему входу блока управления за- писью, а выход запуска вывода, выход приостанова, выход конца вьтода и выход признака процессора блока ком

мутации режимов .соединены соответственно с первым, вторым, третьим и четвертым управляющими входами блока управления чтением, пятый управляющий вход которого и второй управляющий вход блока управления записью являются входом синхронизации обмена устройства, информационный вход и первый и второй информационные выхо-

ды блока управления чтением являются соответственно вторьм информационным входом и первым и вторым информационными выходами устройства, а вторые управляющие выходы блока управления чтением и блока управления записью являются выходом разрешения обмена устройства, второй информационный вход и выход регистра входной информации являются третьими информационными входом и выходом устройства соответственно, первый выход генератора синхроимпульсов соединен с первыми синхровходами блока коммутации

режимов и блока управления чтением, второй выход генератора синхроимпульс

сов подключен к вторым синхровходам Q блока коммутации режимов, блока управления чтением и к первому синхро- входу блока управления записью, третий выход генератора синхроимпульсов

25

30

35

ю п к к п в ч а т с к в е м г г м к т и т в х в

соединен с первым синхровходом блока g вертого триггеров - вторым синхро-

формирования адреса, с третьими синхровходами блока коммутации режимов и блока управления чтением, с вторым синхровходом блока управления записью и с синхровходом регистра входной eg информации, четвертый выход генератора синхроимпульсов подключен к второму синхровходу блока формирования адреса, к четвертому синхровходу

входом блока,

3, Устройство по п,1, о т л и ч ю щ е е с я тем, что блок управлен чтением содержит два регистра выход ной информации, регистр сдвига, три триггера, четыре элемента И, два элемента НЕ, элемент ИЛИ и два элем та И-НЕ, причем выходы первого рого регистров выходной информации

блока управления чтением и к третьему gg подключены соответствнно к первому

синхровходу блока управления записью, а пятый выход генератора синхроимпульсов соединен с четвертым синхровходом блока коммутации режимов.

второму информационным выходам блок информационный вход блока подключен к информационным входам первого и второго регистров выходной информа-

16

0

Q

5

0

5

3, Устройство по п,1, о т л и ч а- ю щ е е с я тем, что блок управления чтением содержит два регистра выходной информации, регистр сдвига, три. триггера, четыре элемента И, два элемента НЕ, элемент ИЛИ и два элемента И-НЕ, причем выходы первого и вто- рого регистров выходной информации

подключены соответствнно к первому

второму информационным выходам блока, информационный вход блока подключен к информационным входам первого и второго регистров выходной информа-

17lA

ции, входы записи которых подключены соответственно к выходам первого и второго элеме1 тов , первые входы которых подключены к первому синкро входу блока, вход выдачи информации второго регистра выходной информации подключен к выходу первого триггера, синхровход которого соединен с вторым синхровходом блока, первый управляющий вход блока подключен к входу установки в О второго триггера, информационный вход которого соединен с первым входом режима сдвиг гового регистра и подключен к второму управляющему входу блока, третий управляющий вход блока подключен к первому входу первого элемента И, выход которого подключен к входу разрешения второго триггера, прямой вьг- ход которого подключен к первым входам второго и третьего элементов И, выходы которых через элемент ИЛИ подключены к информационному.входу третьего триггера, инверсный выход второго триггера подключен к первому входу четвертого элемента И, четвертый управляющий вход блока подключен

Загрузка регистровой

памяти

Запись в ОЗУ

Чтение из ОЗУ

118

к информационному входу первого триг- гера и к второму входу второго элемента И-НЕ, пятый управляющий вход блока подключен к второму, входу режима сдвигового регистра, выход младшего разряда которого подключен через первый элемент НЕ к входу приема информации сдвигового регистра,

к вторым входам первого, второго

и четвертого элементов И, выход четвертого элемента И подключен к выходу признака вьшода блока, инверсный выход третьего триггера подключен к

первому управляющему выходу блока,

прямой выход третьего триггера подключен к второму управляющему выходу блока и к второму входу третьего эле- мента И, выход старшего разряда

сдвигового регистра подключен к второму управляющему выходу блока и . через второй элемент НЕ к второму входу первого элемента И-НЕ, третий j синхровход блока подключен к синхро-.

входу третьего триггера, четвертый

синхровход блока подключен к синхро- входам второго триггера и сдвигового регистра.

Таблица 1

23

1Д1176120

Таблица 2

Выходы

23 Фиг. 2

21

S 8

7 A

Фие.З

w

ЗВ25

29

Я

IS 30

Фиг.5

Фиг. 6

fi

JL

22

W

gy Ш

(ХУ

Z3

27

29

31

zv (

f

Фиг.Ю

т т

//5

т

117

т

П9 120 121

Фиг.П