Способ многоканального аналого-цифрового преобразования сигналов и устройство для его осуществления Советский патент 1988 года по МПК H03M1/46 

Изобретение относится к измерительной технике и может быть использовано в системах сбора информации от большого числа аналоговых датчиков,

Цель изобретения - повьппение быстродействия.

На фиг.1 приведена функциональная схема устройства; на фиг,2 - функциональная схема блока управления.

Устройство содержит (фиг.1) постоянное запоминающее устройство (ПЗУ) 5 а оперативное запоминающее устройство (ОЗУ) 2, коммутатор 3, мульти. плексор 4, блок 5 управления, счетчик i6 импульсов, цифроаналоговый преобразователь (ЦАП) 7, аналоговые компараторы 8. Блок 5 управления (фиг.2) вьшолнен на D-триггерах 9-13, элемен те И 14, генераторе 15 импульсов, счетчике 16 импульсов, мультиплексо-. pax 17 и 18, счетчике 19 импульсов, инверторе 20, мультиплекорах 21 и 22, элементе ИЛИ-НЕ 23, счетчике 24 импульсов, инверторе 25, счетчике 26 импульсов и элементе ИЛИ 27,

Устройство работает следующим образом.

Оценка значений входных сигналов производится в два этапа. На первом этапе осуществляется оценка Н старших из Р разрядов полной оценки входных сигналов. Во время этого этапа на младшие и старшие входы ЦДЛ 7 поступают через коммутатор 3 соответственно нулевой и выходной.коды счетчика 6, содержимое которого увеличивается на единицу в каждом такте преобразования по сигналу с второго выхода блока 5, В соответствии с содержимым счетчика 6 на выходе ЦАП 7 вырабаты- вается ступенчато нарастающий грубыми

. II

;квантами и„.,, /2 эталонный сигнал

;ptCIKv

:и„. Этот сигнал поступает на первые Ьходы аналоговых компараторов 8 и

сравнивается с измеряемыми сигналами и - и,д , поступающими на вторые входы аналоговых компараторов 8, Результаты этого одновременного сравнения всех входных сигналов с эталонным сигналом зпомииаются на время такта преобразования в соответствии с высоким уровнем сигналов на втором выходе блока, 5 на третьем входе аналоговых компараторов 8, Это позволяе совместить процесс установления следующего значения эталонного сигнала с процессом формирования содержимого ячеек ОЗУ 2с помощью мультиплексора

с

10

5 0 5

50

5

0

5

4 и ПЗУ 1 в соответствии с преды - дующим содержимым ячеек ОЗУ 2 и ре-. зультатами сравнений входных сигналов с текущим значением эталонного сигнала. В течение каждого такта преобразования блок 5 формирует на адресных входах мультиплексора 4 и ОЗУ 2 последовательность двоичных номеров всех М каналов устройства. В соответствии с этой последовательностью номеров выходные сигналы аналоговых компараторов 8 поочередно поступают через мультиплексор 4 на третий адресный вход ПЗУ 1, на первые адресные входы которого при этом поочередно поступает содержимое ячеек ОЗУ 2, а на его второй адресный вход поступает в течение всего первого этапа преобразования единич- ный сигнал с первого выхода блока 5. При этом на информационные входы ОЗУ 2 поступает содержимое старшей половины адресного пространства ПЗУ 1, где хранится таблица состояний счетчика с остановом по условию нулевого значения на третьем адресном входе ПЗУ 1, В этом случае при поочередной подаче в течение каждого такта преобразования на первый и третий адресные входы ПЗУ 1, соответственно, предьщущего содержимого ячеек ОЗУ 2 и выходных сигналов компараторов 8 через мультиплексор 4 на выходах ПЗУ

1формируются коды, которые поочеред но записываются в ячейки ОЗУ 2 по сигналам записи низкого уровня с четвертого выхода блока 5, что обеспе чивает реализацию многоканального счетчика с остановом по каждому каналу в момент превьшгения эталонным сиг налом и„ входного сигнала (в момент перехода выходного сигнала аналогово го компаратора из единичного состоя ния в нулевое). При этом в ячейку ОЗУ

2с номером соответствующего канала записьтаются в каждом такте преобразования цифровые эквиваленты текущих значений эталонного сигнала U, уве личенные на полгрубого кванта

и /2 до момента, пока эталонный

Mt Кс

сигнал меньше входного сигнала этого канала, и цифровой эквивалент уменьшенного на полкванта значения эталонного сигнала U в момент

превьппения эталонным сигналом входного сигнала этого канала, начиная с этого момента и до конца первого этапа, Это позволяет за время 2 t, где

ч

время одного такта преобразования, одного прохода эталонного сигнала от нуля до максимума произвести оценку Н старших из Р разрядов полной оценки входных сигналов и запомнить в ячейках ОЗУ 2 цифровые эквиваленты эталонных сигналов, с которых следует начинать поразрядное уравновешивание входных сигналов поочередно в каждом канале для получения Р-разрядных цифровых эквивалентов входных сигналов путем уточнения Р-Н младших разрядов на втором этапе преобразования.

На втором этапе преобразования на адресных входах мультиплексора 4 и ОЗУ 2 поочередно устанавливаются коды всех М номеров каналов через время, равное Р-Н тактам, в течение которого определяются значения Р-Н младших разрядов цифрового эквивален-- та входного сигнала заданного канала. При установке кода номера очередного канала на адресных входах мультиплект- сора 4 и ОЗУ 2 содержимое ячейки ОЗУ 2 с номером этого канала поступает на первые адресные входы ПЗУ 1 и на -входы ЦАП 7 через коммутатор 3. При этом на выходе ЦАП 7 устанавливается эталонный сигнал UB,, равный значению уменьшенного на полкванта и, /2 эталонного сигнала в момент его превьшгения входного сигнала этого канала на первом этапе преобразования. И с этого уровня напряжения начинается поразрядовое уравновешивание входного сигнала выходным сигналом ЦАП 7 с помощью компаратора этого канала, мультиплексора 4, ОЗУ 2, ПЗУ I и коммутатора 3.

При этом на информационные входы ОЗУ 2 поступает в соответствии с нулевым сигналом с первого выхода блока .5 на втором адресном входе ПЗУ 1 содержимое младшей половины адресного пространства ПЗУ 1, где хранится таблица состояний регистра последовательного приближения. В этом случае при подаче в тактах преобразования на первый и третий адресные входы ПЗУ 1 соответственно предыдущего содержимого ячейки ОЗУ 2 с номером заданного канала и выходного сигнала аналогового компаратора этого канала через мультиплексор 4 на выходах ПЗУ 1 формируется код в соответствии с этой таблицей состояний регистра последовательного приближения, кото-;, рый заносится в эту же ячейку ОЗУ 2

по сигналу записи низкого уровня с четвертого выхода блока 5, что обес-- печивает реализацию функции регистра последовательного приближения, причем с начальной установкой в свое для каждого канала состояние в соответствии с содержимым ячеек ОЗУ 2, записанным на первом этапе. Это позволяет произвести поочередное уравновешивание входных сигналов и опреде- лить значения Р-Н младших разрядов их цифровых эквивалентов за время второ- го этапа M)P-H)t.

Таким обращом, суммарное время первого и второго этапов преобразования всех М входных сигналов определяется выражением

0

5 О 5

0

45

0

5

2 .+ M(P-H|t

и по сравнению с известным способен быстродействие предлагаемого повьш1а- ется в P/ p-logj, (М/2) раз.

Формула изобретения

1. Способ многоканального аналого- цифрового преобразования сигналов, заключающийся в формировании старших разрядов выходного кода и последующем формировании младших разрядов выходного кода путем поразрядного уравновешивания входных сигналов соответствующими уровнями компенсирующего сигнала поочередно в каждом канале, отличающ ийся тем, что, с целью повьш1ения быстродействия, при формировании старших разрядов вы- ходного кода входные сигналы одновре- менно во всех каналах сравнивают с эталонным ступенчато-нарастающим сигналом, величина ступени которого соответствует весу младшего из группы старших разрядов выходного кода, опре 1деляют момент превышения эталонным ступенчато-нарастающим сигналом входного сигнала в каждом канале и формируют в каждом канале код, соответст- |Вующий этому значению эталонного сту- пенчато-нарастаюшего сигнала, уменьшенному на половину величины ступени эталонного ступенчато-нарастающего сигнала, и запоминают его, запомненный код в каждом канале зйтем преобразуют в соответствующую аналоговую величину и используют в качестве начального уровня компенсирующего сигнала при формировании младших разрядов выходного кода соответствующего

канала;, причем оптимальное значение |КоличестБа старших разрядов выходного

кода связано соотношением

с количеством каналов

Изобретение относится к измерительной технике и может использовать- ся в системах сбора информации от большого числа аналоговых датчнков. Изобретение позволяет повысить быст родействие. Это достигается тем, что оценку входных сигналов осуществляют ;В два этапа. На первом этапе определяют Н старших из F разрядов полной оценки входешх сигналов путем одновременного сравнения всех входных сиг- : налов со ступенчато .нарастапцим грубыми квантами /2 эталонньм сиг налом и запоминают по казвдому каналу значение уменывеяного на полкванта мвкс эталонного сигнала в момент его превьацения входного сигнала. На втором этапе осуществляют оценку оставшихся Р-Н младших разрядов путем поразрядного уравновешивания входных сигналов поочередно в каждом канале, начиная с уровней опорных напряжений, Iзаписанных в память на первом этапе, ;а в устройство для осуществления спо- |соба, содержащее аналоговые компара торы 8, мультиплексор 4, цйфроаналого- вый преобразователь 7 блок 5 управления, введены постоянное запоминающее устройство 1, оперативное за- поминшощее устройство 2, счетчик 6 импульсов, коммутатор 3 2 с. и 1 з.п. ф-лы, 2 ил. а в (Л с

Ent 1о§2(М/1п 2) при log, М

Н

Ent log.(М/In 2) + 1

где Н - количество старших разрядов М - количество каналов. 2. Устройство для многоканального аналого-цифрового преобразования сигналов, содержащее М аналоговых компараторов, где М - число каналов преобразователя, первые входы которы эбъедннены и соединены с выходом цифроаналогового преобразователя, в эой вход каждого аналогового компа- эатора является соответствз щей зходной шиной, выходы аналоговых ком лараторов соединены с соответствутощи ми информационными входами мульти ллексора, блок управления, первый :зход которого является шиной Пуск }тличаю.щееся тем, что, ; ,целью повьшения быстродействия, 1 него введены постоянное запоминаю нее устройство, оперативное запоминащее устройство, счетчик импульсов и 1соммутатор, выходы которого соединены с соответствующими входами цифро- аналогового преобразователя, первые информационные входы коммутатора поразрядно объединены с первыми адреными входами постоянного запоминающего устройства и соединены с соот- иетству щими выходами оперативного ;|апоминающего устройства, адресный ход ко «мутатора объединен с вторым адресньм входом постоянного запоминающего устройства и соединен с пер- фым выходом блока управления, вторые |шформационные входы коммутатора яв- Ляются шиной логического нуля, треть 1нформа:и;ионные входы коммутатора

фоединеиы с соответствующими информа- ., вторыми информащюиными входами пер)|цюнными выходами счетчика импульсов &ыкод переноса которого соединен с вторым входом блока управления, вто-. РО& выход которого соединен с третьими ходами . М аналоговых компараторов и заходом суммирования счетчика импуль- (tOB, третий и четвертый выходы блока :|д1равления соединены соответственно t входом разрешения выборки постоянно- to запоминающего устройства и входом

50

вого и четвертого мультиплексоров соединен с выходом переноса третьего счетчика импульсов, вход сум1-1ирования которого соединен с выходом элемента И, первый вход которого соединен с выходом генератора импульсов,.второй вход - с прямым выходом третьего D-триггера, инверсный выход которого соединен с первым входом элемента ИЛИ, входы установки третьего, перво

Запись-чтение оперативного запоми- 5го, четвертого, второго и пятого

дающего устройства, пятый выход блокаD-триггеров объединены и являются

; гправления является шиной готовности .первым входом блока управления, ин()езультата, шестые выходы блокаформационные входы третьего, етвер Ent log(M/ln 2)

М Ent log CM/ln 2)

0

с 0 5 п5

0

управления соединены с соотватствующи - ми адресньми входами мультиплексора и оперативного запоминающего устройства и являются тинами двоичных номеров каналов, причем выход мультиплексора соединен с третьим адресным входом постоянного запоминающего устройства, выходы которого соединены, соответст- , венно с информационными входами опера-. тивного запоминающего устройства и являются выходными шинами,

0

вого и четвертого мультиплексоров соединен с выходом переноса третьего счетчика импульсов, вход сум1-1ирования которого соединен с выходом элемента И, первый вход которого соединен с выходом генератора импульсов,.второй вход - с прямым выходом третьего D-триггера, инверсный выход которого соединен с первым входом элемента ИЛИ, входы установки третьего, перво

того и первого D-триггеров являются шиной логического нуля, вход строби- рования третьего D-трнггера соединен с выходом элемента , входом стробирования четвертого В-триггера и является вторым входом блока управления, третьим выходом которого является инверсный выход первого Dt триггера, прямой выход четвертого :D-триггера соединен с информационными входами второго и пятого D-триггеров, вход стробирования которого соединен с выходом второго инвертора, а ход с адресным входом третьего мультиплексора, прямой выход второго триггера соединен с первым входом

элемента , адресными входами первого, второго и четвертого мультиплексоров и является первым выходом блока управления, вторым и четвертым выходами которого являются соответственно выходы третьего мультиплексора и элемента ИЛИ, второй вход которого соединен с выходом четвертого мультиплексора, шестыми выходами блог ка управления являются соответственно информационные выходы четвертого счетчика импульсов, выход переноса которого соединен с вторым входом э лемента ИЛИ-НЕ, а вход суммирова ния - с выходом первого мульиплексо- ра.

Фиг. 2