Устройство для проверки полноты тестирования программ Советский патент 1988 года по МПК G06F11/28 

imsHiie

(Л

Изобретение относится к цифровой вычислительной технике и может быть использовано для проверки полноты тестирования программ спецлализиро- ванньгх управляю1цих цифровых вычислительных машин 5 которые имеют постоянное запоминающее устройство (ПЗУ) для размещения програнМя а также допускают возможность подключения вместо ПЗУ внешнего наладочного блока памяти.

Целью изобретения является расширение области применения устройства за счет возможности использования его для контроля программ в ЭВМ с конвейерной выборкой команд и операндов .

На чертеже показана схема устройства для проверки полноты тестирования программ.

Устройство для проверки -полноты тестирования программ содерзкит блок 1 памятиJ, сумматор 2, первый элемен

В первом режиме счетчик 4 переводится третьим переключателем 12 в режим пapaллeJ)ьнoгo занесения

информации, поступаюш.ей на его ин- фopмaциoнf ьrй вход. С выхода счетчика 4 информация поступает на регистр 5 адреса и записывается в него по переднему фронту сигнала сикнрокизации обмена,, поступающему на тактовый вход регистра 5 адреса с выхода элемента 7 задержки. Время задержки этого элемента выбрано равным времени передачи сигналов с информационного входа на информационный выход счетчика 4. С выхода регистра 5 адреса информация поступает на адресный вход блока 1 памяти. Далее на ЦВМ запускается тестируемая программа. Поскольку устройство подключено к адресной магистрали и управляющей линии Чтение ЦВМ 15 параллельно с ПЗУ 16, то одновремен- но с обращением ЦВМ 15 к некоторому

Изобретение относится к цифровой вычислительной техник е и может быть использовано для проверки полноты тестирования программ специализированных управляющих цифровых вычислительных машин. Цель изобретения - расширение области применения устройства и повышение полноты тестирования программ. Устройство содержит блок памяти 1, сумматор 2, элементы 3 и 7 задержки, счетчик 4, регистр 5 адреса, схему 6 сравнения, элемент НЕ 8, триггер 9, элемент И 10 и переключатели 11-14. Устройство работает в двух режимах. За счет введения дополнительных элементов оно обеспечивает запись в блок памяти 1. 1 ил.

30

35

40

3 задержки, счетчик 4, регистр 5 ад- 23 адресу за командой и.пи операндом реса, схему 6 сравнения, второй элемент 7 задержки,, элемент НЕ 8,, триггер 9, элемент И Ю первый 11 третий 12j второй 13 и четвертый 14 переключатбУ1И.

Информационный вход устройства, вход запуска проверки устройства и вход синхронизации обмена соединены с соответствующими выxoдд ш ЦВМ 15

, параллельно с ПЗУ 16 (или наладочным блоком памяти), содержащим ис .следуемую программу, второй выход блока 1 памяти соединен с инструментальной ЭВМ 17s которая используется дпя подготовки устройства к работе ;и обработки полученных устройство1 3 результатов.

Устройство работает следующим образом.

Предварительно в блоке 1 памяти обнуляются все ячейки с помощью инструментальной ЭВМ 17. Далее переключателями 11-14 устанавливается один из возможноных режимов работы устройства: первый для ЦВМ, которая осуществляет выборку команд и операндов из памяти обычным способом, второй для ЦВМ которая осуществляет .выборку команд.и операндов конвейерным способом, т.е. с опережением.

1а чертеже верхнему положению переключателей 11-14 соответствует второй режим нижнему положению - первый режим.

45

50

проя.сходит счнтыЕ1ание по тому же адресу информа.иии из блока 1 памя Число, считанное из блока 1 памят поступает на первьш вход су 1матор 2., г.де к нему прибавляется единиц постоянно подаваемая (схемной реа зацией) на второй вход суг-ичатора Получившееся число записьюается в блок 1 памяти по тому же адресу п сигналу записи,, формируемому из сигнала считыва1дая., задержанного элементом 3 задержки, элементом И Время задержки элемента 3 задержк выбирается равным сумме времени с тывания данных из блока 1 памяти времени обработки этих данных на сумматоре 2.

Таким образом, каждая ячейка блока i памяти работает как счетч числа обращений к ней. Разрядност блока 1 памяти соответствует максимально допустимому числу обраще ний к какой-либо команде (операн,ц для тестирования программ. Объем блока 1 памяти равен объему ПЗУ 1

Во втором режиме при конвейерн методе выборки счетчик 4 может ра тать в релсимах счета и параллельн занесения. Предварител: но счетчик обнухсяется (не показано)

Далее на ЦВМ запускается тести руемая программа. .По переднему фр ту сигнала синхронизяи к обмена с чик 4 прибавляет к своему содержи

0

5

0

3 адресу за командой и.пи операндом

5

0

проя.сходит счнтыЕ1ание по тому же адресу информа.иии из блока 1 памяти Число, считанное из блока 1 памяти, поступает на первьш вход су 1матора 2., г.де к нему прибавляется единица., постоянно подаваемая (схемной реализацией) на второй вход суг-ичатора 2. Получившееся число записьюается в блок 1 памяти по тому же адресу по сигналу записи,, формируемому из сигнала считыва1дая., задержанного элементом 3 задержки, элементом И 10. Время задержки элемента 3 задержки выбирается равным сумме времени считывания данных из блока 1 памяти и времени обработки этих данных на сумматоре 2.

Таким образом, каждая ячейка блока i памяти работает как счетчик числа обращений к ней. Разрядность блока 1 памяти соответствует максимально допустимому числу обращений к какой-либо команде (операн,цу) для тестирования программ. Объем блока 1 памяти равен объему ПЗУ 16.

Во втором режиме при конвейерном методе выборки счетчик 4 может работать в релсимах счета и параллельного занесения. Предварител: но счетчик обнухсяется (не показано)

Далее на ЦВМ запускается тестируемая программа. .По переднему фронту сигнала синхронизяи к обмена счетчик 4 прибавляет к своему содержимому единицу. Сигнал синхронизации через элемент 7 задержки поступает на разрешающий вход схемы 6 сравнения. По переднему фронту сигнала синхронизации обмена триггер 9 сбрасывается. Если значение адреса на магистрали ЦВМ 15 и значение числа в счетчике 4 не равны, схема 6 сравнения вырабатывает сигнал, который устанавливает триггер 9 и переводит счетчик 4 в режим параллельного занесения j сигнал с инверсного выхода триггера 9 блокирует выработку сигнала Запись через элемент И 10. По заднему фронту сигнала синхронизации обмена адрес текущего обмена переписывается в регистр 5 адреса. Если адрес следующего обмена больше адреса предьщущего обмена на едини- ЦУ} числа на информационных входах схемы 6 сравнения равны, триггер 9, сброшенный по переднему фронту сигнала синхронизации обмена, не устанавливается, а сигнал Запись поступает на блок 1 памяти, причем запись информации в блок 1 памяти происходит по адресу предыдущего обмена.

Последовательность чтения и записи блока 1 памяти и работы сумматора во втором режиме аналогична последовательности чтения и записи блока Т памяти и работе сумматора первого режима.

изобретени

Устройство для проверки полноты тестирования программ, содержащее блок памяти, су1-1матор и первый элемент задержки причем -вход запуска проверки устройства соединен с вхо- , дом чтения блока памяти и входом первого элемента задержки, информационный выход блока памяти соединен с входом первого операнда сумматора, вхо второго операнда которого соединен с входом единичного потенциала устройства, выход сумматора соединен с информационным входом блока памяВНИИПИ 4772/48 Тираж 704

Прокзн.-попигр. пр-тие, г. Ужгород, ул. Проектная, 4

425686 т и

10

15

20

25

30

35

40

45

50

отличающееся тем, что, с целью расширения области применения за счет обеспечения контроля программ в ЭВМ с конвейерной выборкой, в него введены счетчик, регистр адреса, схема сравнения, второй элемент запержки, элемент НЕ, триггер, элемент И, с первого по чет вертый переключатели, причем вход адреса команды устройства соединен с информационным входом счетчика и первым информационным входом схемы сравнения, информационный ВК1ХОП счетчика соединен с вторым информационным входом схемы сравнения и информационным входом регистра адреса, вход синхронизации устройства соединен с размыкающим контактом первого переключателя, с тактовым входом триггера, через элемент НЕ с размыкающим контактом второго переключателя и через второй элемент задержки с замыкающим контактом второго переключателя и с тактовым входом схемы сравнения, выход несравнени.я которой соединен с единичным входом триггера и с размыкающим контактом третьегб. переключателя, общий и замыканмций контакты которого соединены соответственно с входом записи счетчика и шиной единичного потенциала устройства, общий и замыкающий контакты первого переключателя соединены соответственно со счетным входом счетчика и шиной нулевого потенциала устройства, общий контакт второго пер включателя соединен с входом записи регистра адреса, выход которого соединен с адресным входом блока памяти, инверсный выход триггера соединен с размыкающим контактом четвертого переключателя, общий и замыкающий контакты которого соединены соответственно с первым входом элемента И и шиной единичного потенциала устройства, выход первого элемента задержки соединен с вторым входом элемента И,выход которого соединен с входом записи блока памяти.

Подписное