Конвейерное вычислительное устройство Советский патент 1988 года по МПК G06F7/544 

Фаг.1

Изобретение относится к вычисли- тельной технике и предназначено для построения на его основе специализированных ЦВМ,

Цель изобретения - расширение функциональных возможностей за счет возможности вычисления сумм произведений.

На фиг.1 представлена функциональная схема конвейерного вычисли.тельно- iro устройстваj на фиг,2 - функцио- нальная схема блока коррекции,

I Конвейерное вычислительное устрой(тво (фиг.1) содержит сумматор 1, 2 первого операнда, п вычисли- 1| ельнык блоков 3, где п - разрядность (| перандов, п блоков 4 коррекции, вход второго операнда, вьгаислительный блок содержит регистры 6 и 7, сумма- оры-вычитатели 8 и 9, коммутаторы 10 и 11, блок 12 формирования управляющих сигналов, вход 13 управления устройства.

Блок коррекции (фиг,2) содержит триггеры 14 и 15, регистр 16 делителя, регистр 17 веса, регистр 18 частичного остатка, регистр 19 результата, элементы И 20 и 21, сумматоры- вычитатели 22-25, шифратор 26, триггер 27.

Работу устройства можно пояснить на примере вычисления суммы произведений вектор на вектор, вектор на скаляр, скаляр на скаляр с помощью поворота вектора.

Пусть необходимо умножить вектор с координатами Xv, и у, на вектор с координатами х, и у. Вначале с помощью операции вектор определяют угол arctg(). Затем, вьтолнив операцию поворот вектора

на угол({р с учетом разложения векторов на составляющие, получают

Изобретение относится к вычислительной технике и предназначено для построения на его основе специализированных ЦВМ. Цель изобретения - расширение функциональных возможностей за счет возможности вычисления сумм произведени. Конвейерное вычислительное устройство содержит сумматор 1, п вычислительных блоков 3, п блоков 4 коррекции и блок 12 формирова- . НИН управляющих сигналов. 2 ил.,, 5 табл. (Л

X K(X.COS Sf y-sinO) (XjXj + )

у K(y.cos ® - x-sin®)

у

® arc.tg(,

xy

X, у - координаты исходного век- : Topaj

, - координаты вектора, повер ; ну тог о на угол ® I

К - козффициент удлинения вектора.

В 1числение вьфажепия (1) в предлагаемом устройстве осуществляется по унифицированному алгоритму Волдера, ,Ч, -,-Е.УгГЧ .

у ,% у ; + Е;хг2 ,

где j +1 - функция, указьшающая направление поворота, заранее вычислена и хранится в дешифраторе: i 1 (0,1,2,..., п-1) - номер итерации

Отличие алгоритма Волдера от пред лагаемого унифицированного алгоритма Волдера состоит в том, что алгоритм Волдера предполагает вычисление ,. на каждой итерации, а унифицированный алгоритм Волдера - не на каждой итерации. Значение . вычисляют заранее и хранят в дешифраторе, так как угол поворота векторов заранее известен.

К

К ( D

к

X2 + y|

5

Операция умножения скаляра на скаляр вьшолняется по унифицированному алгоритму Волдера по формулам

У,ч. У; + ;

( 1

(3)

м ®,

l4l f

Операция умножения вектора на скаляр вьтолняется по унифицированному 0 алгоритму Волдера по формулам

,4, .-, . 2-.

у Ui у 1- - ,- у { 2Г , Известно, что при вычислениях с 5 помощью алгоритма Волдера происходит удлинение вектора на величину К,, определяемую соотношением

Kf П (1 + )Ч , . (5) io

Таким образом, полученные значения х и у (после (п-1)-и итерации) в К раз больше истинных координат вектора после, поворота, поэтому необходима коррекция полученных результатов, т.е. надо найти х,.-;s-,

Существуют различные методы компенсации.

0

5

.1432

В предлагаемом устройстве каждый следующий шаг итерации алгоритма Вол- дера начинается сразу после получения одной новой цифры результата пос- ледовательно с делением его на К в полуавтономном режиме вычислений. Высокая скорость вычислений в устройстве достигается за счет использова-, ния полуавтономного принципа вычис- jg лений, отличающегося от классического тем, что операция над операндами вьтолняется одновременно с формированием разрядов результата выполнения предыдущей операции. Такой принцип 15 вь числений предполагает использование для представления промежуточных результатов избыточной квазиканоничес- кой системы счисления.

Устройство работает следующим образом.

В первом такте на первые входы блока 3 поступают первые операнды множимого х. На вторые входы блока 3 поступают вторые операнды множителя у„, Блок 3 осуществляет арифметические операции с операндами по формуле унифицированного алгоритма Вол- дера. В результате первая цифра полученного произведения передается в блок 4 коррекции, так как при вращении происходит удлинение промежуточного результата внутри блока 3, Результат без удлинения поступает в сумматор 1, где запоминается. Во втором такте в блок 3 поступают соответственно следующие коды множимого х и множителя у,, которые после выполнения арифметических операций с вто- рыми операндами в блоке 3 передаются в блок 4 коррекций. Результат без удлинения поступает в сумматор 1.

Аналогично описанному выполняются следующие арифметические операции с соответствующими операндами.

Сумматор 1 вьтолняет в дополнительном коде операции сложения, вычи

тания, либо сложения первого слагае мого с нулем в зависимости от состояния управляющих входов, на которые поступает закодированная цифра избы- точно1 о квазиканонического кода 1,0,1 (табл. 1). Сумматор-вычита- тель представляет собой параллельный комбинационный сумматор-вычитатель .с частично групповым переносом.

12

Таблица 1

Блок 3 работает следующим образом.

В первом такте поступают соответственно коды множимого X, и коды множителя у, в регистры 6 и 7. С начала очередной и-перации коммутаторы 10 и 11 соединяют соответствующие выходы регистров 6 и 7 с входами сумматоров- вычитателей 8 и 9 таким образом, что на их входы поступают соответственно величины X,- 2 и у 2 Кроме того, на вторые входы сумматоров-вычитате-

и улей 8 и 9 поступают величины х полученные на выходах сумматоров-вычи30

25 Q35

45

50

55

1 -11

и у.

1-ti

тателей 8 и 9. Величины х поступают в блок 4 коррекции, где анализируется деформация поворота вектора.

Работа сумматороБ-вычитателей 8 и 9 управляется по величинам , хранящимся в блоке 12, который выдает очередное значение по номеру итерации i. Номер итерации i используется для управления работой коммутаторов 10 и 11.

Во втором такте производится запись результатов вычислений из первого блока 4 коррекций во второй блок 3, т.е. значения х- и у., без удлинения полученных из первого блоки коррекций 4 записывается в регистры 6 и 7 второго блока 3 соответственно. Одновременно в регистры 6 и 7 первого блока 3 поступает код второй пары чисел (множимого х„ и множителя у,2).

В первом блоке 3 производится выполнение первой итерации над вторым операндом, аналогичное итерации в первом такте над первым операндом, а во втором блоке 3 вьтолняется вторая итерация над периьм операндом.

В третьем такте производится запись результатов вычислений из первого и второго блоков 4 коррекций во второй и третий блоки 3 соответственно, и одновременно в регистр 6 и регистр 7 первого блока 3 вычисления

514325

итерации поступает третий операнд (код множимого Xj и множителя у).

В первом блоке 3 вьтолняется первая итерация над третыт операндом} во втором - вторая итерация над вторым операндом, в третьем - третья итерация над первым операндом,

Б дальнейшем результаты предьщущих блоков поступают в последующие блоки, ю

в первый блок поступает новый операнд и т.д.

При подаче на вход 13 блока 12 ко ia номера первой итерации на выход первой схемы И подается сигнал 1 % соответствующий +1 при подаче на вход 13 блока 12 кода второй ите рации на выходе блока 13 появляется сигнал О, соответствующий j -1.

аким образом, на выходе дешифратора возникает развернутая во времени необходимая последовательность значений ; .

Работа блока 4 коррекций.

На первом такте работы устройства

в первом блоке 4 блока коррекций на входы триггеров 27 и 14 подаются со- О тветственно логические 1 и О, ife вход триггера.15 - логический 0 % н|а входы регистра 16 делителя - код

входы

чр1сла -- b f при i О, на

i i регистра 17 веса код 00010,.О, на

регистра 18 частичного остат- к - код числа X { + , а и у

:г: f

, а на входы регистра 19 результата - нули. Все числа представляются с четьфьмя знаковыми разрядами (0000, Ж..,Х),

После приема операндов на указан- -.-..,-

ные узлы содержимое регистра 16 дели- Затем содержимое с. выходов сумма- ТЕЛЯ поступает на входы сумматора-вы- 45 тора-вычитателя 22 поступает на входь читателя 22, на другие входы которого cyNjMaTopa-вьгчитателя 25, на другие поступает содержимое регистра 19 результата. Одновременно содержимое регистра 18 частичного остатка посту50

пает на входы сумматора-вычитателя 24, на другие входы которого поступает содержимое регистра 19 результата . В за1висимости от значений на входах элементов И 20 и 21, на сумматорах- вычитателях 22 и 24 осуществляется либо сложение; операндов, либо их вычитание, либо передача первого операнда без изменения в соответствии с табл. 2.

входы которого поступает содержимое с выходов сумматора-вычитателя 24, Одновременно на входы сумматора-вычи- тателя 23 поступает содержимое выхо- дов регистра 19 результата, на другие входы сумматора-вьгчитателя 23 поступает содержимое регистра 17.

В сумматорах-вьгчитателях 25 к 23 55 в зависимости от значений на выходах шифратора 26 осуществляется либо сложение, либо вычитание операндов, либо пропуск операнда без изменения в соответствии с табл. 4,

Таблица 2

Операции, выполняемые в сумматорах- вычитателях 22 и 24 соответственно

ча первого операнда без изменения.

Значения восьми старших разрядов выхода сумматора-вычитателя 24 являются входами шифратора 26, в зависимости от значения которых на выходах шифратора 26 в соответствии с табл. 3

формируется код разряда частного весом 2 в квазиканонической системе счисления 1,0,1, которьй затем поступает на входы триггеров 27 и 14 и на управляющие входы сумматоров-вычитателей 23 и 25.

ТаблицаЗ

1

1

О

Затем содержимое с. выходов сумма- ора-вычитателя 22 поступает на входь cyNjMaTopa-вьгчитателя 25, на другие

входы которого поступает содержимое с выходов сумматора-вычитателя 24, Одновременно на входы сумматора-вычи- тателя 23 поступает содержимое выхо- дов регистра 19 результата, на другие входы сумматора-вьгчитателя 23 поступает содержимое регистра 17.

В сумматорах-вьгчитателях 25 к 23 в зависимости от значений на выходах шифратора 26 осуществляется либо сложение, либо вычитание операндов, либо пропуск операнда без изменения в соответствии с табл. 4,

Таблица4

Значения на выходах пшфратора 26

Операции, вьтолняе- мые в сумматорах- вычитателях 25 и 23 соответственно

О

Примечание.

переда- ча первогооперанда без измене- ния.

На втором такте работы устройства осуществляется передача информации на регистр следующего (второго) блока 4. На триггеры 27 и 14 поступает содержимое с выходов шифратора 26. На триггер 15 поступает содержимое с выхода триггера 15 первого блока 4. На входы регистра 16 делителя поступает содержимое выхода сумматора-вычитате- ля 22 первого блока 4, на входы регистра 17 веса - содержимое регистра 17 веса первого блока 4, сдвинутое вправо на один разряд, на входы регистра 18 частичного остатка поступает содержимое сумматора-вычитателя 25 первого блока 4, сдвинутое влево на один разряд, на входы регистра 19 результата поступает содержимое выходов сумматора-вычитателя 23 первого блока 4.

При полуавтономном принципе вьтол- нения операции деления необходимо предварительное накопление старших цифр делителя, перед поступлением очередньк операндов осуществляется задержка на четыре такта для получения четырех старших разрядов первого частного.

На пятом такте на в,ходы устройства подаются следующие элементы итерации: на входы триггеров 27 и 14 первого блока 4 соответственно 1 и О, на вход триггера 15 логическая 1, на

.,1 ,

:входы регистра 16 делителя - Ь

при i 1, на входы регистра 17 веса число 000100...00, на входы рекод чис при ,

результата гистра 18 частичного остатка ла X- а и у ., на входы регистра 19 нулевые значения.

На девятом такте на входы устройства осуществляется подача операндов

Г 3

X

а, и у

1+1

i 3. в дальнейшем описанные преобразования повторяются для каждого из блоков устройства и на п

+ 4 J. - 3 так(з количество

X 4 (

звеньев ---

К/

и

на выходе сумматора-вычитателя 12 (п+1)-го блока 4 формируется результат вычисления. Время вычисления при этом составит n+4(in-1 )-i-1 вычисления.

Сумматоры-вычитатели 22-25 представляют собой параллельные комбинационные сумматоры-вычитатели с частичными групповыми пepeнoca ш.

Шифратор 26 представляет собой постоянное запоминающее устройство (ПЗУ), прошивка которого осуществляется в соответств1 и с табл. 5.

Выполнение арифметических операций, в устройстве осуществляется в избыточном квазиканоническом коде 1,0,1. Для кодирования цифр результата используются триггеры 27 и 14 в соответствии с табл. 3.

В устройстве при продвижении информации с первого блока 4 на (п+1)-й блок 4 последовательно в каждом блоке 4 определяется разряд весом 2

очередного звена итерации.

1

Для формирования делителя (п-)

Кочередной итерации каждьм блок 4 содержит сумматор-вычитатель 22. Для устранения ошибок, возникающих при выполнении делен1«1 в полуавтономном режиме, каддый блок содержит сумматор-вычитатель 24.

Перевод цифр результата из квазиканонической системы счисления н двоично-позиционную осуществляется с помощью сумматора-вычитателя 23.

Основное преим тцество блока 4 коррекции, работающего по конвейерному способу обработки информации, заключается в эффект1шном использовании аппаратуры многорегистровых устройств.

ТаблицаЗ

Формула изобретения

Конвейерное вычислительное устрой- ство, содержащее п вычислительных блоке, где п - разрядность операндов, причем каждый вычислительный блок содержит первый, второй суммато-

О

ры-вычитатели и первый, второй pci и- стры, npifueM входы первого и второго регистров j-ro вычислтителъного блока,

где i 1,п, соединены соответственно с входами первого и второго операндов устройства, выходы млал.ших разрядов первого и второго регистров i-го вычислительного блока соединены

Соответственно с первыми информационными входами первого и второго сумма- торрв-вычитателей i-ro вычислительного блока, отличающееся тем, что, с целью расширения функцио-

нальных возможностей за счет вьгаисле- ния суммы произведений, оно содержит п блоков коррекции, блок формирования управляющих сигналов и сумматор, каждый вычислительный блок дополнительно содержит первый и второй коммутаторы, каждый блок коррекции содержит четыре сумматора-вычитателя, три триггера, два элемента И триггера, регистр делителя, регистр веса,

регистр частичного остатка, регистр результата, причем выходы старших разрядов первого и второго регистров вычислительного блока соединены с информационными входами первого и второго коммутаторов того же вычислительного блока, выходы которых соединены с вторыми информационными входами соответственно первого и второго сумматоров-вычитателей того же вычислительного блока, вход блока формиро- вания управляющих сигналов соединен с входом зшравления устройства, вы-; ход блока формирования управляющих сигналов соединен с управляющими входами первого и второго коммутаторов

вычислительных блоков и с управляющи- ми входами первого и второго сумма- торов-вычитателей вьмислительных блоков, первые входы первого и второго

элементов И i-ro блока коррекции соединены между собой, а их выходы соединены соответственно с первым и вторым управляющими входами первого сумматор а-вьгчитателя i-го блока коррекции, выход первого триггера i-ro блока коррекции соединен с вторым входом первого элемента И i-ro блока коррекции, вькод второго триггера i-ro блока коррекции соединен с вторым входом второго элемента И i-ro блока коррекции, выход третьего триггера i-ro блока коррекции соединен с вторым входом первого элемента И i-ro блока коррекции и с входом третьего

П1

триггера последующего блока коррекции, nepBbrfi информационный вход первого сумматора-вычитателя i-ro блока коррекции соединен с выходом регистра делителя i-ro блока коррекции, выход первого сумматора-вычитателя i-ro блока коррекции соединен с входом регистра делителя последующего блока коррекции, выход регистра, веса i-ro блока коррекции соединен с первым информационным входом второго сумматора-вычитателя i-ro блока коррекции, выходы (п+3)-х старших разрядов регистра веса i-ro блока коррек- ции соединены с входами (п+3)-х младших разрядов регистра веса последующего блока коррекции, выходы (п+1)-х старших разрядов регистра веса i-ro блока коррекции соединены с входами (п+1)-х младших разрядов первого сумматора-вычитателя i-ro блока коррекции, выход регистра частичного остатка i-ro блока коррекции соединен с первым информационным входом третьего сумматора-вычитателя i-ro блока коррекции, выход регистра результата i-ro блока коррекции соединен с вторым информационным входом второго сумматора-вычитателя i-ro блока кор- рекции, выходы (п+1)-х старших разрядов регистра результата i-ro блока коррекции соединены с вторыми информационными входами tn+1)-x младших разрядов третьего сумматора-вычитате1212

ля i-ro блока коррекции, выходы первого и второго элементов И i-ro блока коррекции соединены соответственно с первым и вторым управляющими входами третьего сумматора-вычитателя данного блока коррекции, выход первого сумматора-вычитателя i-ro блока коррекции соединен с входом регистра делителя последующего блока коррекции, первым информационным входом четвертого сумматора-вычитателя i-ro блока коррекции, выход старшего разряда третьего сумматора-вычитателя i-ro блока коррекции соединен с входами шифратора, второй выход третьего сумматора-вычитателя i-ro коррекции соединен с вторым информационным входом четвертого сумматора-вычитателя i-ro блока коррекции, выходы шифратора, первьй и второй, соединены соответственно с первым и вторым управляющими входами второго и четвертого сумматоров-вычитателей i-ro блока коррекции и с входами первого и второго триггеров i-ro блока коррекции, выходы (п+1)-х младших разрядов четвертого сумматора-вычитателя (i-ro блока коррекции соединены с входами (п+1)-х старших разрядов регистра частичного остатка, выход второго сумматора-вычитателя i-ro блока коррекции соединен с входом регистра результата последующего блока коррекции.