Полупроводниковое оперативное запоминающее устройство с коррекцией информации Советский патент 1988 года по МПК G11C11/40 

J3 ;г 8,9 -СЭтО.

Изобретение относится к вычислительной технике, в частности к .- тегральным полупроводниковым запомн- нающим устройствам. Цель изобрете ния - упрощение устройства. Устрой

(Л

с

с со о со

ство содержит накопитель 5 с ячейками 1 памяти информационных разрядов и ячейками 2 памяти контрольных разрядов, объединенных в группы, например, по байтам, дешифратор 3 адреса, адресные усилители 4, блоки 10 коррекции, элемент ИЛИ 11, элементы 12 и 13 задержки. В процессе записи производится контрольное чтение информации в блоки 10 коррекции и сравнение в них считанной и записанной информации. В случае ошибки информация записьшается повторно, но в инверс1

Изобретение относится к вычислительной технике, в частности к интегральным полупроводниковым запоминающим устройствам.

Цель изобретения - упрощение устройства.

На чертеже изображена структурная схема предлагаемого устройства.

Устройство содержит ячейки 1 памяти информационных разрядов накопителя, ячейки 2 памяти контрольных разрядов накопителя, дешифратор 3 адреса, адресные усилители 4, накопи тень 5, информационные входы 6 и выходы 7, входы разрешения записи 8 и чтения 9, блоки 10 коррекции, элемент ИДИ 11, первый 12 и второй 3 элементы задержки,

Кажд.ый .блок 10 коррекции содержит блок 14 записи контрольного разряда, элементы Неравнозначность 35, блоки 16 считывания информационных разрядов, блок J7 считывание контрольного разряда, элементы Неравнозначность J8, блок J9 сравнения, регистры 20 информации, регистры 21 контрольных данных, элемент И 22 и ЯПИ 23 и блоки 24 записи информации.

Блок J9 сравнения содержит элементы Неравнозначность 25 и .И 26.

Устройство работает следующим образом.

Сигналы адреса с входов дешифратора 3 поступают на входы усилителей 4 и открьшают адресные транзисторы выбранных дешифратором 3 ячеек 1 и 2.

ном коде, причем в ячейку 2 контрольного разряда соответств тощей группы разрядов накопителя записывается сигнал Лог., а при считывании выполняется инверсия данных. Таким образом исправляются однобитовые ршибки в каждой группе разрядов (байте) накопителя 5. Упрощение устройства достигается путем уменьшения числа адресных усилителей 4 за счет подключения выхода каждого из них к входам ячеек памяти одноименных разрядов разных групп (байтов), 1 ил.

Информационные сигналы с входов 6 через элементы Неравнозначность 18 и задержки 33 подаются на информаци- онные входы-выходы ячеек 1 и 2 и по сигналу разрешения записи, поступающему с выхода элемента ИЛИ 23, осуществляется запись инфорьшции в выбранные ячейки 1 и 2 накопителя 5, Информация в ячейки и 2 записывается в прямом коде, так как на вторые входы элементов Неравнозначность 18 подается сигнал Лог,О с выхода элемента И 22 (так как на его вход еще не пришел сигнал разрешения записи с выхода 13 задержки). Тот же сигнал с выхода элемента И 22 поступает на вход блока 14 и одновременно с записью информации в ячейки 1 в, ячейку 2 записывается сигнал Лог,О, свидетельствующий о том, что информация в ячейки 1 записана в прямом коде,

Затем сигнал разрешения записи, , задержанный.элементом 12 задержки, через элемент И1Ш 11 Подается на входы разрешения считывания регистров 20 и 21, В процессе контрольного считывания информация из выбранных ячеек 3 и 2 считывается в регистры 20 и 21 и поступает на входы соответствующих элементов Неравнозначность 25 блока 19, на другие входы которых подается записываемая информация. Производится поразрядное сравнение записанной и считанной в процессе контрольного считыванил информации и, если она совпадает, то нл всех выуо

дах элементов 25 формируются сигналы nor.J, а на выходе блока 19 - сигнал Лог.О, свидетельствующий об отсутствии ошибки в записанной по данному адресу информации. На этом процесс записи заканчивается.

При этом, на входе элемента И 22 появляется сигнал. Лог.О и сигнал разрешения записи с выхода элемента 13 задержки не проходит на блоки 14 и 24. Если же информация, считанная из накопителя 5 в процессе контрольного считьшания информации, хотя

:бы в одном разряде не совпадает с за- 15 талла ведет к увел1гчению надежности писанной в нее, то на выходе блока J9 и повышению выхода годных микросхем, формируется сигнал ошибки - Лoг,J.

Формула

Сигнал разрешения записи с выхода элемента J3 задержки через элемент И 22 поступает на входы разрешения записи блоков 14 и 24 и на вторые входы элементов Неравнозначность 18, вызывая повторную запись информации в инверсном коде в накопитель 5.

При повторной записи в ячейку 2 з.аписывается сигнал Лог., свидетельствующий о том, что в ячейках по данному адресу хранится информация в инверсном коде.

В режиме считывания дешифратор 3 через усилители 4 отпирает адресные транзисторы в соответствующих ячейках 1 и 2 памяти. По сигналу разрешения чтения, приходящему с входа 9

изобретения

20 Полупроводниковое оперативное за-: поминающее устройство с коррекцией информации, содержащее дешифратор адреса, элемент ИЛИ, первьш и второй элементы задержки, группы адресных

25 усилителей, накопитель и блоки коррек ции, причем контрольные входы-выходы каждого блока коррекции подключены к информационным выходам-входам разрядов группы накопителя, информнци30 OHHbie входы и выходы блоков коррек - ции являются информационными входами и выходами устрой:;тва, причем первые входы разрешения записи блоков коррекции и вход первого элемента зачерез элемент ИЛИ 11 на входы регист- 35 объединены и являются входом

разрешения записи устройства, выход , первого элемента зад.ержки подключен к входу второго элемента задержки и первому входу элемента ИЛИ, второй

ров 20 и 21, в последние считьшает- ся информация из выбранных ячее:-: 1 и 2 памяти. Сигналы с выхода ячейки 2 поступают в блок 17, ас его выхода - на вторые входы элементов Неравнозначность 15, на первые входы которых подаются сигналы из регистров 20. Если при записи не формируется сигнал ошибки, нет повторной записи и в ячейке 2 по данному адресу хранится сигнал Лог.О, то ин формация из регистров 20 проходит через элементы 15 в блоки 16 без инверсии. В противном случае произворазрешения записи устройства, выход , первого элемента зад.ержки подключен к входу второго элемента задержки и первому входу элемента ИЛИ, второй

40 вход которого является входом разрешения чтения устройства, выходы элемента ИЛИ соединены с входами разрешения чтения блоков коррекции, вторые входы разрешения записи которых

45 подключены к выходу второго элемента задержки, входы дешифратора адреса являются адресными входами устройства, каждый выход дешифратора адреса

соединен с входами адресных усилитедится инверсия считываемой из я-чеек 1 50 со этветствугощей группы, о т л и - информации по данному адресу.чающееся тем, что, с целью

упрощения устройства, в нем выход

Пробой подзатворного диэлектрика каждого адресного усилителя группы одного из адресных транзисторов ячей- подключен к адресным входам одноимен- ки 1 или 2 создает двухбитовую ошиб- gg ных разрядов групп накопителя.

ку в слове накопителя 5, так как к выходу каждого усилителя А. подключены входы ячеек 1 или 2 двух разрядов. Однако выбранные ячейки или 2 принадлежат к разным группам разрядов накопителя 5 и ошибки в них исправляются блоками 10 независимо друг от друга, как однобитовые.

Подключение выхода усилителя 4 к входам нескольких ячеек или 2 приводит к упрощению устройства и уманьшенрйп площади кристалла, а уменьшение числа элементов и площади крисизобретения

Полупроводниковое оперативное за-: поминающее устройство с коррекцией информации, содержащее дешифратор адреса, элемент ИЛИ, первьш и второй элементы задержки, группы адресных

усилителей, накопитель и блоки коррекции, причем контрольные входы-выходы каждого блока коррекции подключены к информационным выходам-входам разрядов группы накопителя, информнциOHHbie входы и выходы блоков коррек - ции являются информационными входами и выходами устрой:;тва, причем первые входы разрешения записи блоков коррекции и вход первого элемента за35 объединены и являются входом

разрешения записи устройства, выход , первого элемента зад.ержки подключен к входу второго элемента задержки и первому входу элемента ИЛИ, второй

40 вход которого является входом разрешения чтения устройства, выходы элемента ИЛИ соединены с входами разрешения чтения блоков коррекции, вторые входы разрешения записи которых

45 подключены к выходу второго элемента задержки, входы дешифратора адрес являются адресными входами устройства, каждый выход дешифратора адреса