Запоминающее устройство с самоконтролем Советский патент 1988 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть использовано при создании запоминающих устройств повьппенной надежности.

Целью изобретеиия является повышение достоверности контроля.

На чертеже приведена схема запоминающего устройства с самоконтролем.

Устройство содержит накопители 1 и 2) блоки 3 поразрядного сравнения, каждый из которых содержит элемент 4 сравнения, мультиплексор 5, блоки 6 инвертирования, каждый из котор ых

значений суммы по модулю два (четности) информации числовых и адресных шин 23 и 25 соответственно.

В адреса накопителя 2, коды которых четные, записывается информация в прямом (обратном) коде, если коды числа четные (нечетные).

В адреса накопителя 2, коды которых нечетные, записывается информация в прямом (обратном) коде, если коды числа нечетные (четные).

Блок 10 управления обеспечивает кодирование информации на числовых

Изобретение относится к вычислительной технике и может быть использовано при создании запоминаю- j щих устройств повышенной надежности. Целью изобретения является повьппение достоверности контроля. Устройство содержит первый 1 и второй 2 накопители, блоки 3 поразрядного сравнения, блоки 6 инвертирования,первый 9,второй 28 и третий 17 блоки свертки по модулю два, блок 14 фиксации отказов, пороговый элемент 18, блок 10 управления . В устройстве осуществляется i кодирование информации второго накопителя прямым или обратным кодом в зависимости от суммы по модулю два кодов данных и адресов с последующим контролем этого соответствия, что позволяет расширить класс неисправностей, обнаруживаемых устройством. 1 ил. ел

содержит элемент ИЛИ 7, элемент 8 не- 45 входах накопителя 2, используя зна- равнозначности, первый блок 9 свертки по модулю два, блок 10 управления , содержащий группу элементов ИЛИ 11, группу элементов И 12, выполчение суммы по модулю два кодов чисел и адресов, поступающих от блоков 9 и 17 контроля и формируя сигналы управления блоками 6 инвертирования на управляющих входах элементов 8 неравнозначности, на информационные входы Которых поступает код записываемого числа с шин 23 через элемент ИЛИ 7.

ненный в виде программируемой логической матрицы, группу элементов НЕ 13, блок 14 фиксации отказов, содержащий элементы ИЛИ-НЕ 15, элемент И 16, третий блок 17 свертки по модулю два, пороговый элемент 18, содержащий группу элементов ИЛИ 19, элмент И 20, блок 21 задержки, числовые выходы 22, числовые входы 23, управляющий вход 24 (Запись-чтение), адресные входы 25,управляющий выход 26 (Ответ), управляющий вход 27 (обращение), второй блок 28 свертки по модулю два контроля.

Устройство работает следующим образом.

На адресные, входные числовые, признака операции и обращения входы 23, 24, 25 и 27 соответственно внешними устройствами подаются коды адреса, числа, сигнал обращения и признака Запись-чтение.

Предполагается, что при операции Запись состояние числовых выходов 22 соответствует сигналам логического О, при операции Чтение сигналы логического О установлены на числовых входах 23, а количество числовых выходов каждого накопителя. 1 и 2 больше двух и является четным.,

В режиме Запись в накопитель- 1, числовые входы котор ого связаны непосредственно с числовыми входами 23, записывается прямой код, поступающей на входы 23 информации.

Кодирование информации, записываемой в накопитель 2, числовые входы которого связаны с шиной 23 через блок 6 инвертирования, зависит от

5 входах накопителя 2, используя зна-

0

5

0

чение суммы по модулю два кодов чисел и адресов, поступающих от блоков 9 и 17 контроля и формируя сигналы управления блоками 6 инвертирования на управляющих входах элементов 8 неравнозначности, на информационные входы Которых поступает код записываемого числа с шин 23 через элемент ИЛИ 7.

В режиме Чтение коды числа, считываемые из накопителей 1 и 2, , сравниваются поразрядно элементами 4 сравнения блоков 3, а результаты сравнения обрабатываются блоком 14 фиксации отказа и пороговым элементом 18, связанными входами с выходами элементов 4 сравнения,а выходами - с входами блока 10 управления .

Выходной сигнал порогового элемента 18 принимает значение логической 1 при количестве сигналов логической 1 на его входах, большем половины количества входов, и сигнал 0 логического О - в других случаях.

Выходными сигналами блока 14 фиксации отказов являются сигналы с выходов элементов ИЛИ-НЕ 15 и И 16, образующих на соответствующем выходе блока 14 сигнал логической 1 при сигналах логического О или логической V всех элементов 4 сравнения одновременно и сигналы логического О - в других случаях.

5

5

Блок 28 образует сумму по модулю два количества сигналов совпадения элементов 4 сравнения.

Блоки 9 и 17 образует сумму по модулю два кодов чисел накопителя 2 и кодов адресов на адресных входах 25 устройства соответственно.

Значения сумм поступают на входы блока 10 управления.

31368923

Блок 10 управления производит декодирование поступающей информации.

При исправном устройстве на выходах элементов И 16 и ИЛИ-НЕ 15 блока 14 фиксации отказов при чтении информации накопителей 1 и 2 формируются комбинации сигналов 10 и 01.10

Причем, сигналам логической 1 элемента И 16 соответствует нулевое значение сумм по модулю два выходных сигналов блоков 9 и 17, т.е. комбиПри неисправностях разрядной части устройства, приводящих к ошибкам в считываемой из накопителей 1 и 2 информации, на выходах элементов сравнения могут образовываться одновременно сигналы логических О и 1. При этом на вьрсодах блока 14 (выходах элементов И 16 и ИЛН-НЕ 15) образуется комбинация сигналов 0,0, соответствующая неисправности устройства.

Рассмотренное функционирование порогового элемента 18, а также значение суммы по модулю два кода адреса.

нации выходных сигналов 0,0 и l, l 15 образованное блоком 17, позволяет опа сигналам логического О элемента И 16 соответствует единичное значение этой суммы, т.е. комбинации выходных сигналов вторых и третьих блокой контроля fO, l и fl ,0j в соответствии с рассмотренными условиями записи.

Блок 10 управления формирует сигнал на управляющих входах мультиплексоров 5 блоков 3, пропускающих на выходные числовые шины 22 информацию с выходов накопителя 1, а блок 21 - формирование сигнала OTBI. - та на шине 26 ответа, соответствующий достоверной информации на выходных числовых шинах 22.

При неисправном устройстве рассмотренное соответствие выходных сигналов элементов И 16, ИЛИ-НЕ 15 и блоков 9 и 17 нарушается.

При неисправности адресного интерфейса, например обрыве одной (ипи нечетного количества) из адресных шин 25, тип Кодирования информации накопителем 2 при чтении (прямой или обратный код), определяемый элементами ИЛИ-НЕ 15 и И 16 блока 14 фиксаций отказов по состоянию элементов А

t

сравнения, оказывается не соответствующим четности кода адреса, определяемой третьим блоком контроля 17.

20

ределить четность информации, записанной в .накопители 1 и 2, кодирование информац1ш (прямой или обратный код), записанной в накопитель 2, при условии исправности хотя бы одного накопителя, и количество ошибок числа меньше половины количества его разрядов.

Если количество oani6oK в этом слу- 25 чае нечетно, возможно их диагностиро вание анализом четности числовой информации накопителя 2 блоками 9 и 17.

В случае четного количества ошибок производится отказ от диагности- 30 рования блокировкой сигнала ответа, пт- ны 28 блоком 10 управления. Четность количества ошибок определяется блоком 28, связанным входами с выходами элементов 4 сравнения.

Четность информации, считываемой из накопителя 2, определяется схемой

свертки по модулю два первого блоI

ка 9 контроля.

Несовпадение признаков четности,

40 определенных блоками 17, 18 и 9, соответствует ошибке в информации накопителя 2, а совпадение - ошибке в информации накопителя 1.

Процедура исправления ошибок за45 ключается в коммутации информации с выходов исправного накопителя на выходные числовые шины 22 с помощью мультиплексоров 5.

35

Рассмотренное соответствие может быть нарушено также при отсутствии активизации накопителей 1 и 2, проявляющейся в считывании нулевых кодов при чтении информации по нечетному адресу. В этих случаях блок 10 управления вырабатывает сигнал на вто- gg элементов И 12, элемент ИЛИ 11 выхором выходе, блокирующий сигнал отвеч та на шине 26 блока 21 задержки, что соответствует неисправному состоянию устройства.

При неисправностях разрядной части устройства, приводящих к ошибкам в считываемой из накопителей 1 и 2 информации, на выходах элементов сравнения могут образовываться одновременно сигналы логических О и 1. При этом на вьрсодах блока 14 (выходах элементов И 16 и ИЛН-НЕ 15) образуется комбинация сигналов 0,0, соответствующая неисправности устройства.

Рассмотренное функционирование порогового элемента 18, а также значение суммы по модулю два кода адреса.

образованное блоком 17, позволяет оп0

ределить четность информации, записанной в .накопители 1 и 2, кодирование информац1ш (прямой или обратный код), записанной в накопитель 2, при условии исправности хотя бы одного накопителя, и количество ошибок числа меньше половины количества его разрядов.

Если количество oani6oK в этом слу- 5 чае нечетно, возможно их диагностиро вание анализом четности числовой информации накопителя 2 блоками 9 и 17.

В случае четного количества ошибок производится отказ от диагности- 0 рования блокировкой сигнала ответа, пт- ны 28 блоком 10 управления. Четность количества ошибок определяется блоком 28, связанным входами с выходами элементов 4 сравнения.

Четность информации, считываемой из накопителя 2, определяется схемой

свертки по модулю два первого блоI

ка 9 контроля.

Несовпадение признаков четности,

0 определенных блоками 17, 18 и 9, соответствует ошибке в информации накопителя 2, а совпадение - ошибке в информации накопителя 1.

Процедура исправления ошибок за5 ключается в коммутации информации с выходов исправного накопителя на выходные числовые шины 22 с помощью мультиплексоров 5.

Анализ возможности коррекции оши0 бок и процедура исправления осуществляется блоком 10 управления, по- строенного, например, на основе программируемой логической матрицы, содержащей группу инверторов, группу

5

ды которого связаны с управляющими входами мультиплексоров 5, элементов 8 неравнозначности и блока 21 задержки.

Блоком 10 управления производится дешифрация состояний устройства анализа выходных сигналов блоков 14, 17 18, 9 и шины 24 признака Запись-чтение и производится коммутация на выходные числовые шийы 22 информации выходов накопителей с правильной информацией через мультиплексор 5.

При этом передача информации с выходов накопителя 2 сопровождается ее инвертированием блоком 6 при сигнале логического О в соответствии с условиями записи информации в накопители. При наличии исправляемой ошибки блок 21 задержки обеспечивает задержку сигнала на шине 26 ответа на время коррекции информации по сигналам от блоков 14 и 10.

В случае отказа от декодирования ошибки при четном количестве ошибок в разрядах числа или несоответствии информации адресу выдача сигнала ответа по шине 26 не производится. Пороговый элемент 18 может быть построен на двухвходовых элементах ИЛИ 19, входы которых связаны с соответствующими выходами элементов 4 сравнения, а выходы - с входами элемента И 20 (количество разрядов числ предполагается четным).

В этом случае его функционировани соответствует частному случаю, рассмотренному при одиночной ошибке в считьшаемой из накопителей 1 и 2 информации.

Формула изобретения

Запоминающее устройство с самоконролем, содержащее первый и второй блки свертки по модулю два, первый и второй накопители, адресные входы, входы записи-чтения и выборки которых являются одноименными входами устройства, одноименные выходы первого и второго накопителей соединены соответственно с первым и вторым информационными входами соответствующих блоков поразрядного сравнения, первые выходы которых являются информационными выходами устройства, а

5

0

вторые выходы подключены к входам блока фиксации отказов, входам второго блока свертки по модулю два и к входам порогового элемента, входы выборки первого и второго накопителей соединены с первым входом блока задержки, выход которого является выходом конца цикла устройства-, а второй вход подключен к первому выходу управления задержкой блока управления, выход признака инвертирования которого соединен с управляющими входами блоков инвертирования, первый и второй входы которых подключены соответственно к информационным входам устройства и выходам второго накопителя соответствующих разрядов, первые выходы блоков инвертирования соединены с входами первого блока свертки по модулю два, выход которого и выход второго блока свертки по модулю два подключены соответственно к первому и второму входам признака 5 результата контроля блока управления, вход признака операции которого соединен с входом записи/чтения устройства, третий вход признака результата контроля блока управления подключен к выходу порогового элемента, а выход разрешения соединен с вторьши управляющими входами блоков поразрядного сравнения, первые управляющие входы которых подключены к вторым выходам соответствукшщх блоков инвертирования и к соответствующим информационным входам второго накопителя, информационные входы первого накопителя соединены с одноименными входами устройства, отличающееся тем, что, с целью повышения достоверности контроля, в него введен третий блок свертки по модулю два, входы которого подключены к адресным входам устройства, а выход соединен с четвертым входом признака результата контроля блока управления, пятый и шестой входы признаков результата контроля которого соединены с выходами блока фиксации отказов, а второй выход управления задержкой блока управления подключен к третьему входу блока задержки.

0

5

О

5

0