Полупроводниковое оперативное запоминающее устройство Советский патент 1987 года по МПК G11C11/00 

15

20

25

11295446

Изобретение относится к вычислиельной технике и может быть испольовано при создании полупроводниковых апоминающих устройств.

Целью изобретения является повы- 5 ение надежности устройства и увелиение выхода годных.

На чертеже приведена схема полуроводникового оперативного запомиающего устройства.

Устройство содержит ячейки 1 памяи информационных разрядов, ячейки 2 амяти контрольного разряда, дешифраор 3, блок 4 коррекции, инверторы 5, дресные входы 6 и информационные ходы 7 устройства, вход 8 Разрешеие записи, вход 9 Разрешение счиывания и информационные выходы 10.

Блок 4 коррекции содержит усилитеи И записи информационных разрядов, ормирователи 12 инфopмaциdнныx разрядов , усилитель 13 записи контрольного разряда, формирователь 14 контрольного разряда, элементы ИСКЛОЧА10ЩЕЕ ИЛИ 15 первой группы, элемент 16 сравнения , группу элементов И 17, первый элемент И 18, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 19 второй группы, первый 20 и вто- рой 21 элементы задержки, второй элемент И 22, элемент ИЛИ 23, усилители 24 считывания информационных разрядив и усилитель 25 считывания контрольного разряда,

Устройство работает следуюпунм образом.

В релсиме записи информация с входов 7 через элементы 19 в прямом коде поступает на соответствуюпще входы усилителей 11 записи, с выходов кото- 0 рых она поступает на информационные входы-выходы ячеек 1 памяти.

Одновременно дешифратор 3 в соответствии с кодом адреса на входах 6 возбуждает одну из адресных шин, отпирая адресные транзисторы в ячейках 1 памяти и ячейке 2 памяти контрольного разряда, подключенных к соответствующему выходу дешифратора 3 через инверторы 5.

В результате информация, установленная на входах 7, записывается в соответствующие ячейки 1 памяти. Одновременно в ячейку 2 памяти контрольного разряда через усилитель 13 записи контрольного разряда записы30

35

50

сл И

из по вы пр эт ще те ме фо сы ци

то на ни сл по кл то ся хо на тр хо ро пи то ме

ка ну тр ка ро

45

фо те эл ко но ты ро ту сл 55 сч 15 на по вт

вается логический О, так как отсутствует сигнал Разрешение повторной записи на выходе элемента И 22, а

5

0

5

5

0

0

5

следовательно, и на выходе элемента И 8.

Для обнару ткения возможной ошибки из-за неисправности ячейки 1 памяти после 9ЭПИСИ информации по сигналу с выхода, первого элемента 20 задержки происходит контрольное считывание по этому же адресу и сравнение элементом 16 считываемой информации, поступающей с выходов соответствующих усилителей 24 считывания через первые элементы И 17 группы, с имеющейся на информационных входах устройства записываемой в ячейку 1 памяти информацией .

На выходе элемента 16 сравнения формируется сигнал ошибки записи, который поступает через элемент И 18 на соответствующие входы элементов 19, разрешая инвертирование в последних содержимого всего записываемого слова и перезапись его в таком виде по данному адресу. При этом в ячейку 2 памяти контрольного разряда, подключенную к данному выходу дешифратора 3 через инвертор 5, записывается единичный символ, поступающий с выхода элемента И 8 через усилитель 13 записи контрольного разряда. Сигнал, тактируюш.ий работу усилителей П записи и усилителя 13 записи контрольного разряда, формируется на выходе элемента ИЛИ 23, на выхода которого подаются сигналы Разрешение записи с входа 8 и Разрешение повторной записи с выхода второго элемента 21 задержки через элемент И 22.

В релшме считывания дешифратор 3, как и в режиме записи, возбуждает одну из адресных шин, отпирая адресные транзисторы в соответствующих ячейках 1 памяти и ячейке 2 памяти контрольного разряда.

Считываемая из ячеек I памяти информация через соответствующие усилители 24 считывания поступает на входы элементов 15, на управляющие входы которых из ячейки 2 памяти контрольного разряда через усилитель 25 считывания контрольного разряда и формирователь 14 контрольного разряда поступает сигнал, который при наличии в слове дефектной ячейки инвертирует считываемую информацию (в элементах 15) и, таким образом, исправляет сигнал, считанный из дефектной ячейки, поскольку он не инвертируется при повторной записи из-за неисправности

3

ячейки памяти (информация в дефектной ячейке неизменна), а инвертирование при считывании исправляет сигнал дефектной позиции. Информация из исправных ячеек 1 памяти остается неизменной, так как инвертируется дваждыгпри повторной записи и при считывании. С выходов элементов 15 считываемая информация поступает на входы формирователей 12 и далее при наличии сигнала Разрешение считывания на входе 9 на информационные выходы 10 устройства.

В случае матричной организации накопителей в разрядах (основных и контрольного) многоразрядного ЗУ инверторы 5 должны включаться между шинами строк накопителей и соответствующим : выходом, дешифратора строк. При этом пробой подзатворного диэлектрика в адресном транзисторе ячейки памяти приводит к выходу из строя группы ячеек памяти, подключенных к одной шине строки в данном разряде, .т.е. группа слов имеет по одному дефекту, что исправляется рассмотренной схемой коррекции. Формула изобретения

1. Полупроводниковое оперативное запоминающее устройство, содержащее дешифратор, входы которого являются адресньми входами устройства, ячейки памяти информационных и контрольного разрядов, входы/выходы которых соединены с соответствующими информационными входами / выходами блока коррекции, информационные входы которого являются информационными входами устройства, управляющие входы блока коррекции являются входами разрешения записи и считывания устройства, а выходы являются информационными выходами устройства, отличающееся тем, что, q целью повьпиения надежности устройства и увеличения выхода годных, в него введены инверторы, выходы которых подключены к адресным входам соответствующих ячеек информационных и контрольных разрядов а входы соединены с соответствующими выходами дешифратора.

2. Устройство по п.1, о т л и - чающееся тем, что блок кор25

2954/ 64

рекции содерл лт усил формационных и контр управляющие входы ко выходом элемента Ш1И 5 ключены к входам соо лителей считывания и контрольного разрядо формационными входам информационные входы 0 писи информационных нены с выходами соот ментов ИСЮЮЧАЮЩЕЕ И пы, одни входы котор входам первой группы нения и являются инф дами блока, а другие с информационным вхо писи контрольного ра первого элемента И, 20 рого подключен к вых сравнения и к первом элемента И, а второй выходом второго элем вым входом элемента которого является вх записи устройства и ющим входом блока и ду первого элемента которого соединен с 30 элементов И группы и го -элемента задержки подключен к второму элемента И, выходы у вания информационных 35 нены с одними входами КЛЮЧАЮЩИЕ ИЛИ первой гими входами элементо ходы которых подключе рой группы элемента с

.40 гие входы элементов И первой группы соедине формирователя контрол информационный вход к чен к выходу усилител 45 контрольного разряда вход является вторым дом блока, входом раз вания устройства и со ляющими входами форми

50 формационных разрядов подключены к выходам элементов ИСКЛЮЧАЮЩИ группы, а выходы я ми блока.

55

ВНИИПИ Заказ 622/58 Тираж 590 Подписное Произв.-полигр, пр-тие, г. Ужгород, ул. Проектная, 4

25

рекции содерл лт усилители записи информационных и контрольного разрядов, управляющие входы которых соединены с выходом элемента Ш1И, а выходы под- 5 ключены к входам соответствующих усилителей считывания информационных и контрольного разрядов и являются информационными входами/выходами блока, информационные входы усилителей за- 0 писи информационных разрядов соединены с выходами соответствующих элементов ИСЮЮЧАЮЩЕЕ ИЛИ второй группы, одни входы которых подключены к входам первой группы элемента срав- нения и являются информационными входами блока, а другие входь соединены с информационным входом усилителя записи контрольного разряда и с выходом первого элемента И, первый вход кото- 20 рого подключен к выходу элемента сравнения и к первому входу второго элемента И, а второй вход соединен с выходом второго элемента И и с первым входом элемента ИЛИ, второй вход которого является входом разрешения записи устройства и первым управляющим входом блока и подключен к входу первого элемента задержки, выход которого соединен с одними входами 30 элементов И группы и с входом второго -элемента задержки, выход которого подключен к второму входу второго элемента И, выходы усилителей считывания информационных разрядов соеди- 35 нены с одними входами элементов ИСКЛЮЧАЮЩИЕ ИЛИ первой группы и с другими входами элементов И группы, выходы которых подключены к входам второй группы элемента сравнения, дру0 гие входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ первой группы соединены с выходом формирователя контрольного разряда, информационный вход которого подключен к выходу усилителя считывания 5 контрольного разряда, а управляющий вход является вторым управляющим входом блока, входом разрешения считывания устройства и соединен с управляющими входами формирователей ин0 формационных разрядов, входы которых подключены к выходам соответствующих элементов ИСКЛЮЧАЮЩИЕ РШИ первой группы, а выходы являются выходами блока.

Изобретение относится к вычислительной технике и может быть использовано при создании интегральных полупроводниковых запоминающих устройств . Целью изобретения является повышение надежности устройства и увеличение выхода годных. Устройство содержит ячейки памяти информационных 1 и контрольного 2 разрядов, дешифратор 3, инверторы 5 и блок 4 коррекции . Достижение цели изобретения обеспечивается электрической разводкой выходов дешифратора с адресными входами соответствующих ячеек памяти через инверторы. В этом случае пробой подзатворного диэлектрика в адресном транзисторе ячеек памяти приводит к возникновению ошибки, исправленной блоком коррекции путем предварительного считывания и инвертирования записываемой в ячейки памяти информации . 1 3.п. ф-лы, 1 ил. ;