Устройство для односторонних сдвигов двоичных кодов с контролем Советский патент 1988 года по МПК G06F7/38 G06F11/10 

Изобретение относится к вычислительной технике и может быть использовано в процессорах, быстродействующих ЦВМ.

Целью изобретения является сокращение оборудования устройства.

На чертеже изображена функциональная схема устройства.

На схеме показаны узлы 1 и 2 сдвига информации, /узел 3 сдвига контрольных разрядов, узел 4 сдвига группы битов, первый и второй узлы 5 и 6 свертки по модулю два, первый узел 7 сравнения, коммутатор 8, первый ин- формационный вход 9 устройства, группа 10 узлов свертки по модулю два, информационный выход 11 устройства, группа 12 выходов контрольных разрядов устройства, третий узел 13 свертки по модулю два, второй узел 14 сравнения, элемент ИЛИ 15, выход 16 неисправности устройства, вход 17 задания величины сдвига групп устройства, вход 18 задания величины сдвига битов устройства, второй информационный вход 19 устройства, входы 20 и 21 контрольных разрядов устройства.

Первый узел 1. сдвига информации обеспечивает сдвиг двоичного N-pas- рядного кода, поступающего на первый информационный вход 9 устройства в Одну сторону (например, вправо) на количество бит, кратное величине К, где К.2, а через второй информационшли вход 19 устройства осуществляет вдвигание в освободившиеся разряды (слева) соответствующее количество групп битов по К битов в каждой труп- пе (К-1)-разрядного кода.

Количество групп битов по К битов в каждой группе задается путем установки на входе 17 устройства соответствующего кода, значение М которого может быть равным М 0,1,2...,

где (X) означает ближайшее целое число, меньшее X.

При этом в узле 1 осуществляется сдвиг кодов вправо (с описанным вдвиганием) на количество соответственно

О, К, 2К,...,| -К бит.

В уэле 2 осуществляется сдвиг (вправо) кода, установленного на выходе узла 3 с вдвиганием в освог бождаемые разряды (слева) битов кода, установленного на выходе коммутатора В, на количество битов, рав- ное т,где m О, 1, 2,..., (К-1). При этом сдвинутый и вдвинутый коды передаются на информационный выход 11 устройства. Код величины сдвига в пределах О т 4К-1 устанавливается на входе 18 устройства.

Разрядность выхода 11 устройства равна N, а выхода коммутатора 8 - (К-1).

Узел 3 функционирует так же, как и узел 2, с тем отличием, что разрядность его входа 20 и выхода

равна

1 Узел 4 функционирует так же, как и узел 2, с тем отличием, что разрядность его входов сдвигаемого и вдвигаемого чисел равна соответственно К и (К-1).

Коммутатор 8 предназначен для передачи на выход сигналов битов перво относительно направления сдвига не вдвинутой группы битов кода с входа 19 устройства, кроме последнего относительно направления сдвига -бита в группе битов.

Так, например, если пронумеровать группы бит кодов на входах 19 и 9 устройства (и, следовательно, группы разрядов входов 19 и 9) в соответствии, с направлением сдвига (например,

вправо) цифрами О, 1, 2,..., то

при задании на входе 18 кода со значением, равным 3, группы бит кода на входе 18 с номерами О, 1,2 будут вдвинуты в сдвинутый код на выходе узла сдвига, а сигналы группы с номером 3 с псмощью коммутатора 8 будут переданы на его выход.

Устройство работает следушцим образом.

В исходном состоянии на входе 9 устройства устанавливается N-разряд- ный сдвигаемый код, на входе 19 устройства устанавливается вдвигаемый код. На входе 20 устройства устанавливается

tn

+ 1)-разрядный

код контрольных сигналов, значение которых в каждом i-м разряде соответствует сумме по модулю два сигнала в соответствукицей i-группе разрядов кода на входе 9, где i

О, 1, ... I На входе 21 устроиства устамавлинается код контрольных сигналов, значение которьк в каждом разряде, как и для входа 20 устройства, соответствует сумме по модулю два сигналов в соответствующей группе разрядов кода на входе 19 устройства. На входе 17 устройства устанавливается код величины сдвига на количество разрядов, кратное К, т.е. на количество групп разрядов М, где О

- 111

На входе 18

устройства устанавливается код величины m битных сдвигов в пределах О т К-1.

Код, установленный на входе 9 устройства, например, равный 1111011100110001 (при ), сдвигается в узле 1, например, вправо на М К 8 ... бит (при М 2, К 4) , а с входа 19 устройства в освобождаемые разряды сдвигается соответствующая часть кода, равного, например, 111011100110001. В результате на выходе узла 1 сдвига информации сформируется код 0011000111110111.

Код контрольных разрядов, установленный на входе 20 устройства и равньм 0101, сдвигается право в узле 3 на бита, а код установленный на входе 21 устройства и равный 101, вдвигается в узел 3 в освобождаемые разряды слева на два разряда правой частью кода. В результате на выходе узла 3 сдвига формируется код 0101. При этом на крайнем правом разряде вькода узла 3 сдвига устанавливается логическая 1, а на входах остальных -разрядов - код 010. Из групп разрядов 0001, 0011, 0111, 111 входа 19 устройства при отсчете от направления сдвига (т.е. против направления сдвига) на выход коммутатора & передаются сигналы 111 группы сигналов 0111.

В узле 2 осуществляется сдвиг вправо кода, установленного на его входе сдвигаемого числа и равного 0011000111110111, на количество бит, равное, например, трем (). При этом с выхода коммутатора 8 в освобождаемые разряды в узле 2 осуществляется вдвигание трех правых бит кода.

В результате на выходе 11 устройства устанавливается код 1110011000111110. На входе сдвигаемого слова узла 4 сдвиг а устанавливается код 0111, На выходе узла 4 сдвига формируется код (в результате сдвига кода вправо, равного 0111 на бит и вдвигания с выхода коммутатора 8 кода 111), равный 11.10. В узле 6 свертки по модулю два формируется сигнал по модулю два сигналов разрядов кодов с выходов узлов

4 и 3, равных соответственно 1110 и 010. На выходе узла 6 формируется логический О. На выходе узла 5 формируется сигнал суммы по модулю два сигналов разрядов кода, сформированного на выходе 11 устройства, равный в рассматриваемом случае логическому О. Первый узел 7 сравнения осуществляет сравнение сигналов с выходов узлов 5 и 6 свертки по

модулю два с формированием логичес- кого О на выходе, означающего,что ошибки в узлах 1, 2 и В не произошло (т.е. узлы 1, 2 и 8 исправны). При неравенстве сигналов на его входах

узел 7 формирует логическую 1,означающую, что в устройстве возникла неисправность (или помеха).

Сигнал с выхода узла 7 сравнения передается через элемент ИЛИ 15 на

выход 16 неисправности устройства. Сигнал ошибки на выходе первого узла 7 сравнения однако не обеспечивает полного контроля исправности устройства, т.е. высокую достоверность функционального контроля ,так как не обеспечивается контроль вход- ньрс и выходных цепей разрядов крайней со стороны направления сдвига (крайней правой), группы разрядов узла 1. Контроль этих цепей обеспечи

вается с помощью узлов 13 н 14.

В узле 13 формируется сигнал суммы по модулю два сигналов разрядов крайней группы кода на вьтходе узла

1, равный в рассматриваемом случае 1. Этот сигнал сравнивается в элементе 14 с сигналом на втором входе. Равенство этих.сигналов означает отсутствие неисправности и сопровождается установкой на выходах элементов 14 и 15 логического О. В противном случае на выходах элементов 14 и 15 устанавливается логическая 1.

55

На выходе 12 устройства формируются контрольные сигналы, каждый из которьк представляет сигнал суммы по модулю два сигналов соответствующей группы (например, байта) разрядов выхода устройства.

Третий узел 13 свертки по модулю два суммирует разряды крайней по направлению сдвига группы информационного выхода первого узла 1 сдвига информации, В данном случае результат суммирования равен 1, Второй узел 14 сравнения сравнивает результат свертки с крайниг- по направлению сдвига разрядом информационного выхода узла 3 сдвига контрольных разрядов. При несравнении единичный сигнал с выхода второго узла 14 сравнения через элемент ИЛИ 15 проходит на выход 16 неисправности устройства Узлы свертки по модулю два группы 10 формируют контрольные биты К-раз- рядных групп числа, образованного на втором узле 2 сдвига информации, которые поступают на выходы контрольных разрядов устройства группы 12,

Формула изобретения 25

Устройство для односторонних сдвигов двоичных кодов с контролем, содержащее два узла сдвига информации узел сдвига контрольных разрядов, узел сдвига группы битов, два узла свертки по модулю два, группу узлов свертки по модулю два и первый узел сравнения, причем вход сдвигаемого слова первого узла сдвига информации является первым информационным входом устройства, вход сдвигаемого слова узла сдвига контрольных разрядов является первым входом контрольных разрядов устройства, ин- формационньй выход первого узла сдвига информации соединен с информационным входом сдвигаемого числа второго узла сдвига информации, К старших разрядов информационного выхода первого узла сдвига информации соединены с информационным входом сдвигаемого числа узла сдвига группы битов, входы задания величины сдвига первого узла сдвига информации и узла сдвига контрольных разрядов объединены и являются первым :: входом задания величины сдвига устройства, входы задания величины сдвига второго узла сдвига информации и узла сдвига группы битов объединены и являются входом задания величины сдви

5

0

5

0

5

0

5

0

5

га битов устройства, информационный выход второго узла сдвига информации является информационным выходом устройства, информационные входы узлов свертки по модулю два группы соединены с соответствующими разряде 1И информационного выхода второго узла сдвига информации, выходы узлов свертки по модулю два группы соединены с соответствующими входами первого уз- л а свертки по модулю два и образуют группу выходов контрольных разрядов устройства, информационный выход узла сдвига группы битов и все разряды информационного выхода узла сдвига контрольных разрядов, кроме старшего, соединены с соответствующими информационными входами второго узла свертки по модулю два и соединены соответственно с первым и вторым информационными входами первого узла сравнения, отличающееся тем, что, с целью сокращения оборудования устройства, в него введены коммутатор, элемент ИЛИ, второй узел сравнения и третий узел свертки по модулю два, причем информационный вход третьего узла свертки по модулю два объединен с информационным входом сдвигаемого числа узла сдвига группы битов, выход третьего узла свертки по модулю два и крайний по направлению сдвига разряд информационного выхода узла сдвига контрольных разрядов соединены соответственно с -первым и вторым информационными входами второго узла сравнения,выходы первого и второго узлов сравнения соединены с соответствующими входами зле- мента ИЛИ, выход которого является выходом неисправности устройства, информационные входы сдвигаемого числа первого узла сдвига информации и узла сдвига контрольньк разрядов являются соответственно вторым информационным входом устройства и вторым входом контрольньк разрядов устройства, информационный вход коммутатора подключен к второму информационному входу устройства, информационный выход коммутатора соединен с входами сдвигаемого слова второго узла сдвига информации и узла сдвига группы битов, угфавляющий вход коммутатора подключен к второму входу задания величины сдвига устройства.

Изобретение относится к вычислительной технике и может быть использовано в процессорах быстродействующих ЦВМ. Цель изобретения - сокращение оборудования устройства. Устройство содержит узлы 1, 2 сдвига информации, узел 3 сдвига контрольных разрядов, узел 4 сдвига группы битов, первый и второй узлы 5, 6 свертки по модулю два, первый узел 7 сравнения, коммутатор 8, первый информационный вход 9 устройства, группу 10 узлов свертки по модулю два, информационный выход 11 устройства, группу 12 выходов контрольных разрядов устройства, третий узел 13 свертки по модулю два, второй узел 14 сравнения, элемент ШШ 15, выход 16 неисправности устройства, входы 17, 18 задания величины сдвига групп и битов устройства соответственно, вто рой информационный вход 19 устройства, входы 20, 21 контрольных разрядов устройства. В устройстве обеспечивается непрерьгоный полный контроль по модулю два. 1 ил. с S (Л