Модуль для сдвига операндов Советский патент 1990 года по МПК G06F7/38 G06F11/10 

05

4;: Од 4

тического сдвига вправо на значение дополнительного кода от величины сдвига, а также за счет возможности обнаружения ошибок и задания режимов работы путем электронного программирования. Поставленная цель достигается тем, что модуль для сдвига операндов, содержащий блок 3 односторонних сдвигов, первый и второй мульти- плексоры 1 и 2, первую схему 6 сравнения, формирователь 5 сигналов режима, формирователь 4 кодов знака, дешифратор 8 нуля, преобразователь 7 прямого кода в дополнительный код с соответствующими связями, дополнительно содержит третий и четвертый мультиплексоры 9 и 10, узел 11 фиксации запрещенных состояний, вторую схему 13 сравнения, элемент ИЛИ 12 и новые связи. 3 з.п.ф-лы, 12 ил.

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных системах обработки информации. Целью изобретения является расширение функциональных возможностей за счет выполнения арифмитического сдвига влево, установки кода знака, арифметического сдвига вправо на значение дополнительного кода от величины сдвига, а также за счет возможности обнаружения ошибок и задания режимов работы путем электронного программирования. Поставленная цель достигается тем, что модуль для сдвига операндов, содержащий блок 3 односторонних сдвигов, первый и второй мультиплексоры 1 и 2, первую схему 6 сравнения, формирователь 5 сигналов режима, формирователь 4 кодов знака, дешифратор 8 нуля, преобразователь 7 прямого кода в дополнительный код с соответствующими связями, дополнительно содержит третий и четвертый мультиплексоры 9 и 10, узел 11 фиксации запрещенных состояний, вторую схему 13 сравнения, элемент ИЛИ 12 и новые связи. 3 з.п. ф-лы, 12 ил., 2 табл.

Изобретение относится к вычислительной технике и может быть использовано в высокопроизводительных системах обработки информатщи.20

Цель изобретения - расширение функциональных возможностей за счет выполнения арифметического сдвига влево, установки кода знака, арифметического сдвига вправо на значение дополни- 25 тельного кода от величины сдвига, а также за счет возможности обнаружения ошибок и задания режимов работы путем электронного программирования.

На фиг.1 представлена схема модуля

для сдвига операндов (для разряднэсти тридцать два); на фиг. 2 - схема формирователя кодов знака , на фиг .3 - схема формирователя сигналов режимаJ на фиг. 4 - схема дешифратора нуля; на фиг. 5 - схема преобразователя прямого кода в дополнительный код; на фиг. 6 - схема первого узла вычитания на фиг. 7 - схема второго узла вычитания; на фиг. 8 - схема третьего узла вычитания; на фиг. 9 - схема узла фиксации запрещенных состояний; на фиг. 10 - схема управляемого элемента сравнения; на фиг. 11 - функциональная схема второй схемы сравнения , на фиг. 12 - схема блока односторонних сдвигов (при количестве разрядов информационных входов и выхода, равном восьми).

Модуль содержит первый 1 и второй 2 мультиплексоры, блок 3 односторонних сдвигов, формирователь 4 кодов знака, формирователь 5 сигналов режима, первую схему 6 сравнения, преобразователь 7 прямого кода в дополнительный код, дешифратор 8 нуля,.тре тий 9 и четвертый 10 мультиплексоры, узел 11 фиксации запрещенных состояни .элемент ИЛИ 12, вторую схему 13 cpaj

I нения, группу контрольных входов 14

модуля, группу информационных входов 15 модуля, информагшонный выход 16 модуля, вход 17 знака модуля, вход 18 задания номера модуля, вход 19 старших разрядов величины сдвига модуля, вход 20 младших разрядов величины сдвига модуля, вход 21 задания типа сдвига модуля, контрольный выход 22 модуля, выход 23 ошибки модуля, вход 24 задания режима модуля, второй 25 и первый 26 информагщонные входы мультиплексора 9, первый 27 и второй 28 контрольные входы блока 3 односторонних сдвигов, второй 29 и первый 30 информационные входы мультиплексора 1, первый 31 и второй 32 информационные входы блока 3 односторонних сдвигов, первый 33 и второй 34 входы формирователя 4 кодов знака, выход 35 ошибки блока 3 односторонних сдвигов, третий 36, второй 37 и первый 38 выходы формирователя 5 сигналов режчма, выход 39 узла 11 фиксации запрещенных состояний, выход 40 схемы 6 сравнения, них од 41 дешифратора 8 нуля, первый вход 42 задания режима узла 11 фиксации запрещенных состояний, первый 43 и второй 44 выходы старших и выход 45 младших разрядов преобразователя 7 прямого кода в дополнительный код, второй вход 46 задания режима узла 11 фиксации запрещенных состояний, выход 47 схемы 13 сравнения, вход 48 разряда задания направления сдвига входа 2t задания типа сдвига модуля.

Формирователь 4 кодов знака выполнен на двух элементах И 49 и 50.

Формирователь 5 сигналов режима состоит из группы элементов ИЛИ 51.1 и 51.2, группы элементов И 52.1-52.5, первого элемента И 53, элемента ИЛИ 54,емента И-НЕ 55, второго элемен5161743Л

т И 56, группы элементов НЕ 57.1 и 57.2,входов 58-60 разрядов третьего входа формирователя 5 сигналов режима и входов 61 и 62 разрядов первого входа формирователя 5 сигналов режима.

Дешифратор В нуля выполнен на двух элементах И-НЕ 63 и 64, элементе ИЛИ-НЕ 65 и элементе НЕ 66.

Преобразователь 7 прямого кода в Q дополнительный код содержит три узла 67-69 вычитания, элемент И 70, элемент НЕ 71, вход 72 блокировки переноса узла 69 вычитания, выход 73 элемента И 70 и выход 74 переноса узла 69j вычитания.

Первый узел 67 вычитания образуют два элемента ИСКЛЮЧАЮШЕЕ ИЛИ 75 и 76, второй узел 68 вычитания - два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 77 и 78 и эле- 20 мент ИЛИ 79, а третий узел 69 вычитания - элемент И 80, первая группа элементов ИСКЛЮЧАЮШЕЕ ИЛИ 81, группа элементов И 82 и вторая группа элементов ИСКЛЮЧАЮ111ЕЕ ИЛИ 83.25

Узел 11 фиксации запрещенных состояний содержит пять элементов И 84- 88, три элемента ИЛИ 89-91, два .элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 92 и 93, три элемента ИЛИ-НЕ 94-96, управляемый зо элемент 97 сравнения, выход 98 управляемого элемента 97 сравнения, элемент 99 сравнения и дешифратор 100 нуля.

Управляемый элемент 97 сравнения выполнен на двух элементах И 101 и 102, двух элементах ИЛИ 103 и 104 и двух элементах ИЛИ-НЕ 105 и 106.

Вторая схема 13 сравнения содержит первый элемент ИЛИ 107, группу ... элементов И 108, первую группу элементов ИСКЛЮЧАЮШЕЕ ИЛИ 109, вторую группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ -И четыре элемента ИЛИ 111-113.

Блок 3 односторонних сдвигов об- д5 разуют два узла 114.1 и 114.2 одностороннего сдвига, два узла 115 и 116 сложения по модулю два и элемент 117 сравнения.

На фиг. 1 в качестве примера при- 50 ведена структурная схема модуля для сдвига операндов для конкретного случая, когда разрядность информационного выход а модуля равна К 2 2 32, а максимальная разрядность устройства сдвига которое может быть построено с помощью предлагаемого модуля, равна 2 64. В связи с этим количество.информацион35

55

.м I в

ных входов 29 и 30, а также входов

„, „, N „се-п (6-S) ;

25 и 26 равно 2 / 2, ко- К.

личьство разрядов входа 19 равно

log,(f)

(1-i) (6-5)

количество разрядов входа 20 равно log К 1 5. Количество разрядов входов 25 и 26 и выхода 22 определяется количеством байтов входов 29

К 32 и 30 и равно- -5- 4. Все признао о

0 5

о

..

5

0

5

5

КИ ЯВЛЯЮТСЯ

K-F 2

N 2

идентичными для любых , X, - , , . Различие заключается только в количестве входов 14 и 15 и количестве разрядов о гасанных входов и выходов.

Мультиплексор 1 (2) предназначен для передачи на входы 31(32) кодов с соответствующих входов 29 и 30, определяемых управляющим кодом на вы-, ходе 43(44), или для установки на вход 31(32) сигнала О при установке на выходе 33(34) сигнала О, а на выходе 38(37) - сигнала 1, или для установки на входе 31(32) кода знака с входа 17 при установке на выходе 38(37) сигнала 1, а на выходе 33(34) - кода знака.

Цифры около информапионных входов .мультиплексоров 1 и 2 на фиг.1 указы- I вают на значение кода на выходе 43 и 44, при котором код с указанного информационного входа передается на выход мультиплексоров.

Блок 3 односторонних сдвигов предназначен для сдвига вправо кода, формируемого на входе 31, на величину разрядов (битов), определяемую значением кода на выходе 45, с вдвиганием в освобождаемые слева разряды соответствующей правой части кода, сформированного на входе 32. На выходе 16 формируется сдвинутый К-разрядный код. При этом на выходе 22 формируется К-разрядный контрольный код, а на выходе 35 - сигнал наличия (1) или отсутствия (О) ошибки, формируемый в блоке 3 с учетом контрольных кодов на входах 27 и 28.

Для К 8 (1 3) блок 3 содержит два идентичных узла одностороннего сдвига,информационные входы первого из которых связаны с одноименными входами 32 и 31 а первый и второй информационные входы второго узла одностороннего сдвига связаны соответственно с вторым и первым информационными вхо25

дами блока 3. Выход узла 114.2 соединен с первым входом узла 116 сложения по модулю два, оставшиеся входы которого соединены-с входами 28, 27, а выход узла 116 соединен с первым входом элемента 117 сравнения, второй вход которого соединен с выходом 32 и выходом узла 115 сложения по модулю два, вход которого соединен с выходом узла 114.1 и выходом 16, выход 35- с выходом элемента 117. Выход 45 соединен с управляющим входом узлов 114.1 и 114.2. На выходе 16 устанавливается сдвинутый код, сформированный уз- jc

лом 114.1, На выходе 22 формируется сигнал четности кода на выходе 16i На выходе узла 114.2 формируются биты невдвинутой части кода с входа 32 и выдвинутой части кода с входа 31, сум-.. ма по модулю два которых с битами четности с входов 28 и 27, равными битам четности кодов на входах соответственно 32 и 31, равна четности сдвинутого кода на выходе 16, сигнал которой формируется на выходе узла 116. Этот сигнал сравнивается с сигналом четности С выхода узла 115. При равенстве Сигналов на выходе 35 формируется нулевой код, означающий, что ошибка отсутствует. В противном случае на выходе 35 формируется 1, информирующая о наличии, ошибки.

Формирователь 4 (фиг.2) предназначен для передачи на выходы 33 и 34 кода знака с входа 17 и для формирования кодов знака на выходах 33 и 34, задаваемого кодом на выходах 36-38. Йри установке на выходах 36-38 кода ОХХ(где X означает произвольное зна- о чение бита) на выходах 33 и 34 формируется нулевой код, при установке на выходах 36-38 кодов 100, 101, 110, 111 на выходах 33 и 34 формируются коды соответственно ОО, ZO, OZ, ZZ, где Z - значение кода на входе 17.

Формирователь 5 предназначен для формирования управляющих сигналов для формирователя 4 и мультиплексоров 1, 2, 9 и 10 в зависимости от управляющих кодов на выходах 40 и 41 и входе 21.

Формирователь 5 может быть также реализован на программируемой логической матрице (ПЛМ), встроенной в СБИС, в которой реализуется модуль, и закодированной в соответствии с табл.1.

30

д5

jQ

35

5

jc

..

о

Схема 6 сравнения имеет трехразрядный выход и предназначена для. сравнения кода номера модуля, устанавливаемого на входе 18, с кодом старших разрядов выхода 43 преобразователя 7 при режиме использования модуля в составе устройства сдвига с расширенной разрядностью. На входах Q 58, 59, 60 формируются коды 100,

30

010, 001, если значение кода на выходе 43 соответственно равно, больше, меньше значения кода на входе 18. Преобразователь 7 (фиг.5) предназначен или для передачи транзитом кодов с входов 20 и 19 на входы соответственно 45, 43 II 44 при коде на входах 48 и 24, равном 100, или формирования на выходах 45, 43 и 44 дополнительного кода от кода, уста- новленного на входах 20 и 19 при коде на входах 48, 24, равном 10. В описанных случаях на выходах 43 и

44формируются одинаковые коды, пред- ставляюш 1е старшую часть кода, переданного с входа 19, или старшую часть дополнительного кода от кода на входах 19 и 20. Преобразователем 7 выполняются и дополнительные функции. При коде 01 на входах 48 и 24 на выход 45 и выход 43 транзитом передается код с входов соответственно 20 и 19, а на выходе 44 формируется код со значением, на единицу меньшим, чем код на выходе 43. При коде 11 на входах 48 и 24 преобразователь 7 функционирует так же, как и при коде 01, с тем отличием, что на выходе

45формируется дополнительный код от кода на входе 20. При установке на входе 24 сигнала О на выходе элемента НЕ 71 устанавливается 1, которая разблокирует элементы И 80 и 70. В результате узел 69 вместе с узлом

5 67 образуют единый преобразователь прямого кода в дополнительный, так как сигнал переноса с выхода 74 передается на вход переноса узла 67. Узел 68 начинает функционировать в

Q режиме преобразования кода, дублируя :функцию узла 67. При этом режим преобразования кода узлов 67-69 уста- « навливается при установке на входе 48 сигнала 1. При установке на входе 48 сигнала О узлы 67-69 функционируют в режиме передачи кодов транзитом с входов 20 и 19 на выходы 45, 43 и 44. При установке на входе 24- сигнала 1 на выходе элемента НЕ 71

35

916

устанавливается О, блокирующий элементы И 70 и 80. В результате в режиме преобразования кода или передачи кода транзитом функционирует только узел 69. Узел 67 устанавливается в режим передачи кода транзитом с входа 19 на выход 43, так как на выходах 73 и 74 устанавливается О. Благодаря установке на выходе 73 сигнала О, а на входе 24 - сигнала 1 узел 68 устанавливается в режим вьрш- тания единицы. При многоразрядном выходе 44 в качестве узла 68 может использоваться стандартный сумматор- вычитатель, первый информационный вход Tco-foporo соединен с входом 19, второй информационный вход - с выходом 73. управляющий вход, выход и вход переноса соответственно с входом 24, выходом 44 и выходом 74.

Дешифратор 8 предназначен для фиксации момента появления нулевого кода на входах 19 и 20 (при О на входе 24) или нулевого кода только на входе 20 (при 1 на входе 24) путем формирования на выходе 41 сигнала О. При нулевом коде на входе 24 элемента 63, 64 и 65 образуют элемент ИЛ1 с входами 19 и 20 и выходом 41. При установке нулевого -кода на входах 19 и 20 на выходе 41 устанавливается О. При установке на входе 24 сигнала 1 на выходе элемента НЕ 66 устанавливается О, который блокирует элемент 64. На выходе элемента 64 ус- /танавливается 1. В этом случае элементы 63 и 65 образуют элемент ПЛИ с входами 20 и выходом 41. Значение ко- I да на входе 19 в данном случае не

влияет на формирование сигнала на вы- . ходе 41.

Мультиплексор 9(10) предназначен для передачи на входы 27(28) контрольных кодов с соответствующих входов 25 и 26, определяемых управляюпр1м кодом на выходе 43(44) в соответствии с правилом, аналогичным правилу управления входами 15. Каждьш вход 25 (26) соответствует одноименному входу 29(30) и подключается к группам контрольных разрядов устройства сдвига, аналогичного прототипу. На входе 27(28) устанавливается нулевой код при установке на выходе 38(37) сигнала 1.

Узел 11 предназначен для фиксации запрещенных сочетаний кодов на информационных входах с учетам значений ко743410

дов на входах задания режима (yij;-ciB- ляющих). Запрещенные сочетания кодой на информационных входах узла 11 могут появиться при появлении ол пючной 5 ошибки (неисправности) п узлах 4, 5, 67, 68 и 8. При появлении запрещенного сочетания кодов на информационных рходах узла 11 на выходе 39 узла 11

формируется 1. В общем случае узел

5

0

11 может быть построен на ПШ , закодированной в соответствии с табл.2.

Схема 13 сравнения предназначена для сравнения кодов на входе 20 и 45, благодаря чему обеспечивается контроль узла 69 (фиг.5) в преобразователе 7. При установке на входе 48 сигнала О схема 13 функционирует как ста} .дартный узел сравнения, формируя на выходе 47 сигнал О при равенстве кодов. При установке на входе 48 сигнала 1 эле- , менты 108-113 образуют сумматор. В результате суммирования прямого и 5 дополнительного кодов, установленных соответственно на входе 20 ц выходе 45, на выходе 47 формируется О.

При неисправности в узле 69 требуемые соотношения кодов нарушаются и на выходе 47 формируется 1.

Предусмотрены два режима использования модуля: режим использования модуля в устройстве сдвига, аналогичном прототипу, и режим использо-/i вания модуля как самостоятельного устройства сдвига. . . - - При режиме использования модуля в устройстве сдвига одноименные входы

17, 24, 19, 20 и 21 всех модулей

К

0

5

0

5

0

5

параллельно соединяются, а разряды входов 14 и 15 соединяются с группами разрядов соответственно информационного входа и входа контрольных разрядов устройства сдвига с учетом присвоенных модулям номеров, коды которых, начиная с крайнего левого и кончая крайним правым модулем, предварительно устанавливаются на входе 18 модулей, -начиная соответственно с нулевого кода и кончая кодом со

N

значением (- 1). На входе 24 всех К

модулей устанавливается О. На входах 19 и 20 устанавливается код величины сдвига. На входе 21 всех модулей устанавливается код типа сдвига.

В модуле предусмотрены следуюшд е типы сдвигов:

- циклический сдвиг вправо (ЦП);

-циклический сдвиг влево (ЦЛ)i

-логический сдвиг вправо (ЛП),

-логический сдвиг влево (ЛЛ);

-арифметический сдвиг вправо на количество разрядов, ппределяемое значением дополнительного кода от кода, установленного на входах 19 и

20 (АПД).

-установка кода знака на информационном выходе модуля (УЗВ);

-арифметический сдвиг вправо (АП

-арифметический сдвиг влево (АЛ) Указанным типам сдвига ЦП, ЦЛ, ЛП

ЛЛ, АПД, УЗВ, АП, АЛ соответствуют коды, устанавливаемые на входах 61, 62 и 48 соответственно 000, 001, 010, 011, 101, 100, 110 и 111.

На входе 17 всех модулей устанавливается код знака.

На входах 29 и 30 модуля устанавливаются соответствующие группы битов сдвигаемого кода, и на входах 25, 26 устанавливаются соответствующие груп- пам битов на входах соответственно 29 и 30 группы побайтных контрольных битов четности.

Под действием управляющих сигналов с выходов 43 и 44 на выходы 31 и -32 передаются требуемые группы битов сдвигаемого кода при формировании на выходах 37 и 38 сигналы О при ЦП, ЦЛ (см. табл.1). На входы 27 и 28 передаются группы контрольных битов четности, соответствующие переданным на входы соответственно 31 и 32 группам битов сдвигаемого кода.

На выходе 16 модуля формируется соответствующая часть сдвинутого кода. На выходе 22 модуля формируются побайтно контрольные биты четности для кода на выходе 16. На выходе 35 формируется сигнал наличия(1) или отсутствия (О) неисправности в узлах 1, 2, 9 и 10, блоке 3, а также ошибок в кодах на входах 29 и 30.

С помощью узла 11 осуществляется контроль исправности узлов 4, 5, 6 и 8 и узлов 67 и 68 в преобразователе 7 с формированием 1 на выходе 39 при наличии неисправности и О при отсутствии неисправности (см.табл.2). На выходе 47 блока 13

формируется О при отсутствии неисправности в узле 69 преобразователя 7 и 1 - в противном случае. В результате на выходе 23 модуля формируется 1 при единичной не

1617434

10

15

0

5

0

исправности хоть в одной группе перечисленных вьше контролируемых узлов и О - при отсутствии единичных неисправностей.

В процессе функционирования модуля код, установленный на входах 19 и 20, транзитом передается на выходы 43, 44 и 45 для всех типов сдвига, при которых на входе 48 устанавливается О. Для всех типов сдвига, при которых на входе 48 устанавливается 1 на выходах 43, 44 и 45, формируется дополнительный код от кода на входах 19 и 20. При этом на выходах 43 и 44 в данном режиме всегда формируются одинаковые коды, представляющие собой старшую часть выходного кода преобразователя 7 и одинаково управляющие мультиплексорами 1,2, 9 и 10. Под,, управлением кода на выходе 45 преобразователя 7 в блоке 3 осуществляется сдвиг вправо кода, установленного на входе 31, с вдвиганием в освобождаемые разряды слева соответствую.щей правой части кода с входа 32, а также обработка контрольных битов на входах 27, 28 и соответствующих информацион- битов.

При нулевом коде на входах 19, 20 на выходе 41 формируется О, под действием которого на выходах 36-38 формируется О независимо от кода на входе 21, обеспечивающий функционирование узлов 1, 2, 9 и 10 и блока 3 как и при ЦЛ, ЦП, так как на выходах 33 и 34 также устанавливается О независимо от кода на входе 17. При коде на входах 19 и 20, отличном от нулевого, сигналы на выходах 36- 38 формируются в зависимости от кода на входе 21 и соотношения кодов на входе 18 и выходе 43, которое фиксируется кодом на выходе 40, на входах 58-60. При этом сигналы на выходах 36-38 формируются в соответствии с табл.1. Сопоставляя коды на входе 21 в табл.1 и соответствующие им ти- 0 пы сдвига, устанавливаем, что при типах сдвига лп, ЛЛ на выходе 36 всегда устанавливается О, благодаря чему на выходах 33 и 34 также . устанавливается О, на влияющий на 5 функционирование мультиплексоров 1 и 2. На выходах 37 и 38 могут устанав- , лизаться коды 00, 01,, 11. Установка на выходах 37 и 38 сигнала 1 ведет к установке нулевого кода

5

0

i5

1

на входе соответственно 32 (28), 31 (27), .что обеспечивает соответствующий тип сдвига в блоке 3. Формирование нулевого кода, контрольных битов на входе 28 или 27 обусловлено тем, что для нулевого (так же как и для единичного) кода на входе соответственно 32 или 31 все контрольные биты четности равны О, так как в каждом байте кодов на входах 31 и 32 четное количество битов. Нулевые сигналы на выходах 37 и 38 не влияют на функционирование мультиплексоров 1, 2, 9 и 10.

При типах сдвига АП, АЛ, АПД, УЗВ на выходе 36 формируется 1, а на выходах 37 и 38 возможны коды 00, 01, 10, 11 (в соответствии с табл.1), которые действуют на мультиплексоры 1, 2, 9, 10 так же, как и при ЛП и ЛЛ. Однако только при коде 00 на, выходах 37 и 38 на выходах 3 и 34 формируется код 00. При коде 01, 10 и 11 на выходах 37 и 38 на выходах соответственно 33 и 34 и на всех разрядах входов соответственно 31 и 32 в отличие-от ЛП и ЛЛ формируется код знака с входа 17.

При единичном значении кода на входе 17 и , следовательно, на входах 31 и (или) 32 на соответствующих входах 27 и (или) 28 формируется нулевой код, так как для единичного кода байта информационных битов контрольный бит четности равен О. При АЦД модуль функционирует так же, как и при АП, с тем отличием, что на входе 48 устанавливается 1, обеспечивающая формирование на выходах 43 (44) и 45 дополнительного кода. В результате обеспечивается формирование на выходе 16 арифметически сдвинутого, вправо кода на величину, определяемую дополнительным кодом от кода на входах 19 и 20. При УЗВ на выходах 36-38 формируется код 111 независимо от значений кодов на входах 19, 20, 41, 18 и 40. В результате обеспечивается передача на входы 31 и 32 и выход 16 кода знака с входа 17.

При режиме использования модуля как самостоятельного уст ройства сдвига на входе 24 модуля устанавливается 1. Код величины сдвига устанавливается на входе 20. На входе 1.9 устанавливается код, передаваемый транзитом на выход 43 и обеспечивающий выбор требуемого сдвигаемого ко5

7434

да мультиплексором 1 и соответствующего ему контрольного кода мульти- ;. плексоров 1 и 9 с входов соответственно 15 и 14. На выходе 44 формируется код, на единицу меньший, чем код на выходе 43. В результате на входы 32 и 28 передается тот же код, что и код на входы 31 и 27 при ПЛ и ПП. Код д знака выбираемого сдвигаемого кода заранее устанавливается на выходе 17, а на входе 18 устанавливается тот же код, что и на входе 19. В дешифраторе 8 разряды входа 19 блокируются (отклю- j чаются). Код на выходе 45 формируется так же,как и при режиме использования модуля в составе устройства сдвига. В остальном при сдвигах ЛП, ЛЛ, АПД, УЗВ, АЛ, АП модуль функционирует, как 20 и при режиме использования модуля в составе устройства, когда код на выходе 43 равен коду на входе 18 в соответствии с табл.1 и 2. При этом на выходе 16 формируется сдвинутый код 25 относительно выбранного с входов 15 сдвигаемого кода в соответствии с заданным на входе. 21 типом сдвига. На выходах 35 и 47 также формируются сигналы наличия или отсутствия неисп- 30 равности в соответствии с табл.2 с учетом 1 на входе 24.

Таким образом, путем электронного программирования входов 24 и 18 модуля обеспечивается задание требуемых режимов использования модуля и, следовательно, повьппение конструктивной эффективности модуля.

Для выполнения функций П.П и ПЛ в модуле-прототипе не предусмотрен Q режим использования в качестве самостоятельного устройства. В предложенном модуле в режиме использования в качестве самостоятельного устройства обеспечивается вьтолнение и ПЛ, ПП.

Во всех режимах использования предложенного модуля обеспечивается выполнение трех дополнительных функций АПД, АЗВ, АЛ, что повышает эффективность использования модулей и уст- ройств сдвига на модулях в составе

5

5

0

5

центральных процессоров универсальных цифровых вычислительных машин.

В предложенном модуле обеспечивается контроль исправности как цепей передачи информации, так и цепей управления с затратами аппаратных средств, меньшими, чем при контроле методом дублирования. Дополнительным эффектом модуля является расширение

13

класса решаемых задач за счет возможности использования его для построения устройств для сдвига операндов двойной длины без использования сложных узлов управления, требующих больших аппаратных затрат.

16

Формула изобретения

10

20

равляющим входом преобразователя прямого кода в дополнительный код, выход младших разрядов которого соединен с входом задания величины сдвига блока односторонних сдвигов, о т л и - .чающийся тем, что, с целью расширения функциональных возможностей за счет выполнения арифметического сдвига влево, установки кода знака, арифметического сдвига вправо на значение дополнительного кода от. величины сдвига, а также за счет возможности обнаружения ошибок и за- J5 Дания режимов работы путем электронного программирования, он содержит третий и четвертый мультиплексоры, узел фиксации запрещенных состояний, вторую схему сравнения, злемент ИЛИ, причем первый и второй контрольные входы блока односторонних сдвигов соединены с выходами соответственно третьего и четвертого мультиплексоров, информационные входы которых яв- 25 ляются группой контрольных входов модуля, контрольный вьгход которого соединен с контрольным выходом блока односторонних сдвигов, выход ошибки которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом узла фикса1щи запрещенных состояний, первый, второй и третий входы задания реяшма которого соединены с входами соответственно задания номера, задания типа сдвига и задания режима модуля, вход разряда задания направления сдвига входа задания типа сдвига которого соединен с входом разрешения второй схемы срав- нения,выход которой соединен с третьим входом элемента ИЛИ, выход кото- ; рого соединен с выходом ошибки модуля, вход задания режима которого соединен с входом задания режима дешифратора нуля и с вторым управляющим вхо- преобразователя прямого кода в дополнительный код, выход младших разрядов которого соединен с первьм информационным входом второй схемы сравнения, второй информационный вход которой соединен с входом младших разрядов величины сдвига модуля, второй выход старших разрядов преобразователи прямого кода в дополнительный код соединен с управляющими входами второго и четвертого мультиплексоров , вход установки в О четвертого мультиплексора соединен с третьим управляющим входом формирователя кодой

30

35

40

45

50

55

1716

знака и с вторым выходом формирователя сигналов режима, первый выход которого соединен с входом установки в О третьего мультиплексора, управляющий вход которого соединен с первым выходом старших разрядов преобразователя прямого кода в дополнительный код, первый и второй выходы старших разрядов, выход младших разрядов преобразователя прямого кода в дополнительный код, первый и второй выходы формирователя кодов знака, первьй и второй выходы формирователя сигналов режима и вход знака модуля соединены соответственно с информационными входами узла фиксации запрещенных состояний.

74341й

вход задания режима которого соединен с входом элемента НЕ,выход которого и входы старших разрядов информационно- го гхода дешифратора нуля соединены соответственно с входами второго элемента И-НЕ.

1

Таблица 1

О11 1а б00и-г

О11 1 .-а jt б1 1 . в - г

При других сочетаниях кодов

Продолжение табл. 2

(б.е-1) () б - 6 О

в - е буж jl О

JJ

JV

fff

.2

.J

ФигМ

Фиг. 5

;|77j

Фиг,б

r-J

19

Фиг. 7

r-J

19

18

fi

tQ

9иг.8

г

5

109

108

20

8

Фиг. 11

.-ГЫ

7

W

ffO

fOJ

1Ю