Буферный регистр Советский патент 1989 года по МПК H03M7/12 G11C19/34 

Изобретение относится к вычислительной технике и может быть использовано для построения различных вычислительных устройств и при органи- зации микропроцессорных систем на базе выпускаемь1х промышленностью микропроцессорных комплектов.

Устройство предназначено для реализации операций преобразования (двустороннего) прямого двоичного кода в дополнительный и обратный (или наоборот), хранения результата преобразования с возможностью отключения информационных выходов от внеш- них цепей и управляемой выдачи результата преобразования. Устройство может быть использовано для управления передачей информации с преобразованием по двунаправленной шине.

Цель изобретения - расширение класса решаемых задач за счет возможности преобразования прямого двоичного кода в дополнительный и обратный (или наоборот).

На фиг. показана структурная схема буферного регистра; на фиг.2 - функциональная схема блока задания режима; на фиг.З - схема блока преобразования.

Устройство содержит блок 1 зада,- ния режима и п однотипных блоков преобразования 2 , где i . 1 ,п. Блок задания .режима имеет пять управляющих входов 3-7, три управляющих выхода 8 - 10 и информационный выход 11, Каждый блок преобразования имеет информационный вход 12, информационный выход 13, шесть управляющих входов 14 - 19 и один управляющий выход 20, управляющий вход 6 блока злдания режима I и управляющие входы , блоков преобразования 2,-2 , соединены с входом 21 управления выдачей результата, а управляющий вход 7 блока 1 задания режима и управляющие входы 18J- 18 блоков преобразования соединены с входом 22 сброса буферного регистра в нуль. Управляющие выходы 8-10 блока 1 задания режима соединены соответственно с управляющими входами 14 - 16 каждого блока 2 преобразования. Управляющий вход 19 каждого i-ro блока преобразования (i 1, п-1) соединен с управляющим выходом 20 ()-ro блока преобразования. На управляющий вход 19, бло

g 5 0

5

о

5

0

5

0

5

ка преобразования 2„ подается сигнал выбора способа преобразования.

Функциональная схема блока задания режима содержит D-триггер 23, элемент И 24 и вентиль 25 с тремя устойчивыми состояниями. Функциональная схема блока преобразования содержит D-триггер 26, вентиль 27 с тремя устойчивыми состояниями, элемент НЕ 28, эле- мент И 29, элемент И-ИЛИ 30.

Назначение блока 1 задания режима состоит в аппаратном задании с учетом сигнала на входе 19 одного из возможных режимов функционирования устройства: прием исходного прямого кода с преобразованием в дополнительный (или наоборот), прием исходного прямого кода с преобразованием в обратньй (или наоборот).

Назначение каждого блока преобразования 2. состоит в формировании прямого и инверсного значения i-ro разряда исходного кода, поданного на вход 12, выделении млад.щей единицы исходного кода за счет выработки сигнала блокировки элементов И 29 блоков преобразования старших разрядов кода, выдаче прямого или инверсного значения i-ro разряда исходного кода на информационный выход 1 3,..

Возрастание индексации на приведенных схемах соответствует упорядоченности от старших разрядов к младшим.

Алгоритм работы устройства следующий.

При двустороннем преобразовании прямого кода отрицательного числа в дополнительный (или наоборот) все разряды исходного кода разбиваются на два поля. Поле, содержащее крайнюю млади1 то единицу и следующие за ней младшие разряды,- при преобразовании не изменяется. Поле, содержащее старшие по отношению к выделенной младшей единице разряды, при преобразовании изменяется путем инвертирования значений всех разрядов. В результате на выходе устройства формируется дополнительньй (прямой) код, полученный из исходного прямого (дополнительного). При двустороннем преобразовании прямого кода отрицательного числа в обратный (или наоборот) все разряды исходного кода инвертируются. двустороннем преобразовании прямого кода положительног о числа в дополнительный и обратный (или наоборот) все разряды исходного кода сохраняются без изменения .

Устройство работает следующим образом.

При необходимости организации двустороннего преобразования прямого кода в дополнительный (или наоборот) на управляющий вход 19„ устройства подается уровень 1, а на управляющий вход 3 - логический уровень, соответствующий знаку исходного кода (G соответствует +, соответствует -). На управляющий вход 4 подается уровень 1, что определяет выборку данного устройства для работы. На все информационные входы 12- (,п) подаются соответствующие разряды исходного кода. При поступлении единичного сигнала (синхронизации) на управляющий вход 5 на выходе элемента И 24 будет единичный сигнал, по которому произойдет занесение значащих разрядов исходного кода в соответствующие. D-триггеры 26 блоков преобразования и знака исходного кода в D-триггер 23 блока задания режима. Если исходный код представляет собой положительное число, то на управляющий вход 16 каждого блока преобразования поступает с выхода 9 блока задания режима уровень 1, а на управляющий вход 14 с выхода 8 - уровень О. При этом по третьему и четвертому входам блокируются первый и второй конъюнкторы, а по восьмому входу подготавливается третий конъюнктор элемента И-ИЛИ 30, который передает на выход этого элемента логический уровень с прямого выхода D-триггера 26. Тем самым на выходе устройства формируется дополнительный (прямой) код исходного прямого (дополнительного) кода положительного числа.

Если исходньй код представляет собой отрицательное число, то на управляющий вход, 15 каждого блока преобразования поступает с выхода 9 блока задания режима уровень О , а на управляющий вход 14 с выхода 8 - уровень 1. При этом по третьему и четвертому входам подготавливаются первый и второй конъюнкторы, а по восьмому входу блокируется третий конъюнктор элемента Й-ИЛИ 30, Пусть в.исходном коде младшая единица находится в J-M разряде. Тогда единичный уро1867

10

вень с входа 19ц появляется на выходах 20j+l-20p всех элементов И 29 блоков 2:-2, а на выходах всех элементов НЕ 28 в блоках , появляется нулевой уровень. При этом в блоках 2;-2f, по шестому входу блокируется второй конъюнктор,а по первому входу подготавливается первый конъюнктор элемента И-ИЛИ 30, который пе15

20

25

30

редает на выход этого элемента логический уровень с прямого выхода D- триггера 26. Тем самым поле разрядов исходного кода, содержащее крайнюю младшую единицу и следующие за ней младшие разряды, при преобразовании не изменяется. На выходе 20- элемента И 29 блока 2j появляется нулевой уровень блокировки элементов И 29 в блоках 2i-2--l. Б результате на выходах этих элементов появляется нулевой уровень, а на выходах элементов НЕ 28 в блоках 2,-2.-1 появляется единичный уровень. При этом по первому входу блокируется первый конъюнктор, а по шестому входу подготавливается второй конъюнктор элемента Й-ИШ 30, который передает на выход этого элемента логический уровень с инверсного выхода D-тригге- ра 26 блоков 2,-2j-l. Тем самым поле старших разрядов при преобразовании изменяется путем инвертирования значение всех разрядов. Таким образом, на первый вход вентиля 27 в каждом блоке преобразования поступает значение соответствующего разряда дополнительного (прямого) кода, полученного из исходного прямого (дополнительного) кода отрицательного числа. При поступлении единичного сигнала выдачи на вход управления 21 на второй вход вентиля 27 в каждом блоке преобразования и первый вход вен- .р- тиля 25 блока режима поступает единичный сигнал управления и на выходах П и 13 (,п) устройства появляется результат преобразования исходного кода в виде знакового разряда и значащей части. При нулевом зна чении сигнала выдачи все выходные вентили устройства находятся в состоянии высокого сопротивления, отключая информационные выходы устройства от внещ- пих цепей и сохраняя результат преобразования. При поступлении нулевого уровня на вход сброса 22 происходит сброс в нуль всех D-триггеров уст- ройства.

35

40

50

514518676

При необходимости организации дву- ния прямого двоичного кода в дополни- стороннего преобразования прямого тельный и обратный (или наоборот), кода в обратный (или наоборот) на . блок задания режима дополнительно соуправляющий вход 19 Устройства.по- держит вентиль с тремя устойчивыми

состояниями и в каждый блок преобразования введены элемент НЕ, элемент

дается уровень О, что определяет

И, элемент И-ИЛИ, имеющий восемь управляющих входов, причем третий управляющий вход блока соединен с третьим управляющим выходом блока задания режима, а четвертый управляющий вход- с выходом управления выдачей результата, пятый управляющий вход 1-го

появление нулевого уровня на выходе элемента И 29 и единичного уровня на выходе элемента НЕ 28 в каждом блоке преобразования. Тем самым по пер- 10 вому входу блокируется первый конъюн- ктор и по шестому входу подготавливается второй конъюнктор элемента ИИЛИ 30., . .

Если исходный код представляет по- 15 блока преобразования (,и-) соеди- ложительное число, то (как и в слу- нен с управляюпщм выходом (i+1)-го

блока преобразования, а шестой управляющий вход блока преобразования подключен к входу сброса регистра, в 20 блоке преобразования (,п) информационный вход D-триггера является информационным входом блока и i-м информационным входом регистра, вход

-синхронизации D-триггера соединен с

на выходе устройства формируется об- 25 третьим управляющим входом блока, ратный (прямой) код исходного прямо- прямой выход D-триггера соединен с го (обратного) кода положительного вторым и седьмым входами элемента числа.И-ИЛИ, а инверсньй выход - с пятым

Если исходньш код представляет входом элемента И-ИЛИ и первым вхо- отрицательное число, то (как и в- слу- 30 до.м элемента И, второй вход которого чае с дополнительным кодом) в каждом соединен с первым входом элемента

И-ИЛИ и пятым управляющим входом блока, а вькод является управляющим выходом i-ro блока, третий и четверчае с дополнительным кодом) в каждом блоке преобразования по четвертому входу блокируется второй конъюнктор, а по восьмому входу подготавливается третий конъюнктор элемента И-ИЛИ 30, который передает на выход этого элемента логический уровень с прямого выхода D-триггера 26. Тем самым

блоке преобразования по восьмому входу блокируется третий конъюнктор, а по четвертому входу подготавливается

второй конъюнктор элемента И-ИЛИ 30, 35 входы элемента И-ИЛИ соединены

с первым управляющим входом блока, а восьмой вход - с вторым управляющим входом блока, шестой вход эле„с ..,..м- .....-..-.., -- мента И-ИЛИ соединен с выходом элератный (прямой) код исходного прямо- 40 мента НЕ, вход которого является пятым управляющим входом блока, выход элемента И-ИЛИ соединен с первым входом вентиля, второй вход которого яв,- ляется четвертым управляющим входом

„ ,. 45 блока, а выход - информационным вы- Буферный регистр, содержащий блок

задания режима и п однотипных блоков преобразования, причем блок задания режима содержит D-триггер и элемент И, а каждьй блок преобразования сокоторьй передает на вькод этого элемента логический уровень с инверсного выхода D-триггера 26. Тем самым на выходе устройства формируется обратный (прямой) код исходного прям го (обратного) кода отрицательного числа.

.

Формула изобретения

ходом блока и выходом i-ro разряда регистра, в блоке задания режима первый вход и выход вентиля являются соответственно пятым управляющш- вхоП. С1 Кс1Ж11О1И илил llJ.C - i- ClO - tJCAiiriyj «держит D-триггер, вентиль с тремя ус- 50 ДОМ и информационным выходом блока.

тойчивыми состояниями, при этом первый и второй управляющие блока преобразования соединены соответственно с первым и вторым управляющими

информационный вход D-триггера блока задания режима является первым управляющим входом блока, а вход сброса и вход синхронизации соединены соJtJ С nrtVJ I НС-IJ JJUII I fl tJ .-/ ..- . -k.-...- --выходами блока задания режима, о т - 55 ответственно с четвертым управляющим

входом блока и с выходом элемента И, являющимся третьим управляющим выходом блока, k-й вход элемента И являличающийся тем, что, с. целью расширения класса решаемых задач за счет возможности преобразоваИ, элемент И-ИЛИ, имеющий восемь управляющих входов, причем третий управляющий вход блока соединен с третьим управляющим выходом блока задания режима, а четвертый управляющий вход- с выходом управления выдачей результата, пятый управляющий вход 1-го

, . .

блока преобразования (,и-) соеди- нен с управляюпщм выходом (i+1)-го

блока, а выход - информационным вы-

ходом блока и выходом i-ro разряда регистра, в блоке задания режима первый вход и выход вентиля являются соответственно пятым управляющш- вхоДОМ и информационным выходом блока.

информационный вход D-триггера блока задания режима является первым управляющим входом блока, а вход сброса и вход синхронизации соединены соответственно с четвертым управляющим

входом блока и с выходом элемента И, являющимся третьим управляющим выходом блока, k-й вход элемента И явля1U518678

ется (k+l)-M управляющим входом блока, блока и соединен с вторым входом вентиля, а инверсный выход является вторым управляющим выходом блока.

где ,2, прямой выход D-триггера является первым управляющим выходом

Изобретение относится к области вычислительной техники и может быть использовано для построения различных вычислительных устройств и при организации микропроцессорных.систем. Цель - расширение класса решаемых за счет возможности двустороннего преобразования прямого двоичного кода в дополнительный и обратный (или наоборот). Цель достигается тем, что в буферный регистр, содержащий блок 1 задания режима, п однотипных блоков преобразования 2,-2,, где блок 1 содержит D-триггер и элемент И, а каждьй блок преобразования 2 ,- 2 содержит D-триггер, вентиль с тремя устойчивыми состояниями, элемент НЕ, элемент И, элемент И-ИЛИ, в блок 1 дополнительно введен вентиль с тремя устойчивыми состояниями. Наряду с возможностью преобразования кодов устройство позволяет хранить результат преобразования, а также обеспечивает возможность отключения информационных выходов от внешних цепей и управляемую выдачу результата преобразования. 3 ил. W

tZ 18 16

Фиг.з