Устройство для ввода-вывода дискретных сигналов микроЭВМ Советский патент 1991 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть использовано для обработки дискретной информации при передаче ее по магистрали микроЭВМ.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 изображена функциональная схема устройства для ввода/вывода дискретных сигналов; на фиг.2 изображена временная диаграмма работы устройства.

Устройство для ввода/вывода дискретной информации содержит дешифратор 1 адреса, шинный Формирователь 2, регистр 3, два элемента И 4,5, матрицу I х,п программируемых конъюнкторов 6.1-6.In, где п - разрядность шины данных; I - максимально возможное количество конъюнкций, входящих в булевые функции, которые записывают законы преобразования передаваемой информации (вводимой или выводимой), группу элементов ИЛ И 7.1-7.п, блок 8 памяти, элемент ИЛИ 9, мультиплексор 10, второй и третий шинные формирователи 11,12, второй и третий элементы ИЛИ 13,14, четыре группы элементов И 15.1-15.k, где к - максимальное количество блоков памяти,

преобразуемых при чтении. 16.1-1 б.г, где г - максимальное количество устройств ввода данных. 17.1-17.д, где g - максимальное количество блоков памяти для записи преобразованных данных, 18.1-18.h, где h - максимальное количество устройств вывода данных, триггер 19, шину 20 данных, подключаемую к центральному процессору микроЭВМ, шину 21 данных, подключенную к блокам памяти и устройствам ввода-вывода, шину 22 адреса, шину 23 управления, группу k входов 24.1-24.k чтения, подключаемых к входам выборки соответствующих внешних блоков памяти, преобразуемых при чтении, группу входов 25.1-25.Г ввода, подключаемых к входам выборки соответствующих внешних устройств ввода информации, группу входов 26.1-26.g записи, подключаемых к входам выборки внешних блоков памяти для записи преобразованной информации, группу входов 27.1-27.И входов, подключаемых к входам выборки соответствующих внешних устройств вывода информации.

Каждый преобразуемый конъюнкторсо- держит группу п элементов И с тремя состосл

с

о

00

со о сь

яниями на выходе 28.1-28.п, группу п элементов И-НЕ с тремя состояниями на выходе 29.1-29.п, где п - разрядность шины данных (20,21), и элемент И 30 программируемого коньюнктора.

Шинный формирователь 2 может быть реализован на стандартных интегральных микросхемах 589АП16.

Управление входами Е2, ЕЗ формирователя 2 может быть реализовано на элементах И.И-ЖЕ. реализующих булевую функцию f .1 и описываемой следующей таблицей истинности:

Е2

О О О О

1 1 1 1

Е3.1 О О 1 1 О О

1 1

Е3.2 О 1 О 1 О 1

Ю 1

Такое управление шинным формирователем 2 необходимо для обеспечения возможности обмена информацией без обработки в магистрали даже после того, как установлен триггер 19 - в этом случае шинные формирователи 11,12 отключены.

Регистр 3 предназначен для записи, хранения и выдачи кодов настроек, принимаемых с шины 20 данных по синхросигналу, формируемому элементам И 5.

Первая группа выходов регистра3 адресует первую группу адресных входов блока 8 памяти для задания варианта обработки информации. Вторая группа выходов регистра 3 управляет первой группой элементов И 15.1-15.k для задания блоков памяти данных, при чтении из которых необходима обработка информации.

Третья группа выходов регистра 3 управляет второй группой элементов И 16.1- 16. г для задания устройств ввода, при вводе данных из которых необходима обработка информации.

Четвертая группа выходов регистра 3 управляет третьей группой элементов И 17.1-17.д для задания блоков данных, при записи в которые необходима обработка информации.

, Пятая группа выходов регистра 3 управляет четвертой группой элементов И 18.1- 18.п для задания устройств вывода, при выдаче данных в которые необходима обработка информации.

Матрица I x n программируемых конь- юнкторов 6 предназначена для вычисления значений булевых функций от сигнала, установленного на выходе мультиплексора 10, в соответствии с настройкой, определяемой выходами блока 8 памяти.

Каждый программируемый конъюнктор 5 6.1-6.1п имеет п информационных входов (п - разрядность шины 20 данных),2п входов управления, вход выборки кристалла и выход.

Группа элементов ИЛИ 7.1-7.П пред- 10 назначена для вычисления значения функций по значению выходов коньюнкторов соответствующей строки матрицы 6.

Блок 8 памяти предназначен для настройки матрицы I x n программируемых f15 конъюнкторов 6.

1Каждая группа выходов блока 8 памяти

1настраивает конъюнкторы соответствую1щей строки матрицы 6, причем для каждого

1конъюнкторэ выделена 2п разрядов управ1 20 ления и один разряд для выборки кристалла, Опри равенстве которого нулю на выходе со0ответствующего программируемого конъ0юнктора устанавливается логический О.

Вход выборки кристалла блока 8 памяти 25 - инверсный и постоянно активирован путем подключения к отрицательной шине источника питания. Первая группа адресных входов А1 выбирает заданный вариант обработки информации, а адресные входы 30 групп А2,АЗ,А4,А5 определяют необходимые коды настройки внутри данного варианта при обращении внешней микроЭВМ к заданным устройствам и блокам памяти, т.е. 35 в принципе для каждого устройства или блока памяти предусмотрена своя настройка матрицы программируемых коньюнкторов. Блок 8 памяти может быть реализован, например, на стандартных интегральных 40 микросхемах 556РТ5. Для случая одного входа 24.1, 25.1, 26.1, 27.1 и одноразрядной первой группы входов таблица адресов блока 8 памяти может быть представлена в следующем виде.

45 В остальных ячейках может быть любая информация.

Устройство для ввода-вывода информации работает следующим образом.

Режим передачи данных без обработки 50 магистрали.

В этом режиме триггер 19 обнулен начальным сбросом по соответствующей линии 23.3 шины 23 управления. Шинный формирователь 2 обеспечивает двунаправ- 55 ленную передачу с шины 20 на шину 21 и наоборот, руководствуясь значениями сигнала на линии 23.4 шины управления, который определяет направление передачи и активирует первый вход разрешения. Инверсный выход триггера 19 обеспечивает

активирование второго входа разрешения шинного формирователя 2.

Данные передаются из микропроцессора по шине 20 на шину 21 и наоборот в сопровождении сигналов адреса по шине 22 и управления по шине 23, либо в устройства вывода или оперативную память, либо из устройства ввода или памяти. Причем из памяти могут считываться как команды, так и данные. Выходы шинных формирователей 11,12 находятся в высокоимпедансном состоянии и не влияют на передачу данных по шинам 21,20.

Режим настройки для передачи данных по магистрали с обработкой.

В этом режиме микропроцессор обращается к устройству как порту с фиксированным номером, выдавая по шине 20 его слово настройки (см. фиг. 1,2). Это слово сопровождает адрес, установленный на шине 22, и управляющий сигнал вывода по линии 23.1 . Адрес дешифрируется дешифратором 1, выход которого активируется (активируется и выход элемента ИЛИ 9, возбуждающий вход разрешения дешифратора 1). По фрон- ту импульса, формируемого элементом И 5, в регистр 3 записывается слово настройки с шины 20.

Первая группа выходов D1 регистра 3 обеспечивает требуемую адресацию блока 8 памяти, вторая-пятая группы выходов регистра 3 обеспечивают выдачу сигналов, управляющих четырьмя соответствующими группами элементов И 15.1-15.k, 16.1-16.г, 17.1-17.g, 18.1-18.h.

Информация с г групп выходов блока 8 памяти обеспечивает настройку программируемых конъюнкторов 6.1-6.In матрицы 1х х п программируемых конъюнкторов: каждая группа из п групп настраивает одну строку матрицы. Настройка групп п элементов И с тремя состояниями на выходе 28.1- 28.п и групп л элементов И-НЕ с тремя состояниями на выходе 29.1-29.п аналогична настройке соответствующих элементов прототипа: нечетные разряды выходов групп выходов блока 8 памяти подключены к входам управления соответствующих элементов И с тремя состояниями на выходе группы 28.1-28.П, четные разряды выходов групп выходов блока 8 памяти подключены к входам управления соответствующих элементов И-НЕ с тремя состояниями на выходе 29.1-29.П групп. Информационные входы каждой пары элементов групп 28.1-28.п, 29.1-29.П в каждом из коньюнкторов 6.1- 6.ln объединены и подключены к соответствующим из п выходов мультиплексора 10 (в каждом из программируемых конъюнкторов 6.1-6.1п), выходы таких пар также объединены и подключены к соответствующим входам элемента И 30 программируемого конъ- юнктора (в каждом из программируемых конъюнкторов 6.1-6.In). Поэтому в каждом из программируемых конъюнкторов 6.1-6.1п вычисляется заданная настройка конъюнкции от входного сигнала, поступающего с выходов мультиплексора 10. аналогино прототипу.

Далее устанавливается триггер 19. При этом микропроцессор обращается к устройству как к порту с фиксированным номером. При этом активируется линия 23.2 шины 23 управления (на шине адреса устанавливается предварительно адрес устройства). Поэтому на выходе элемента И 4 форрмируется импульс, по заднему фронту которого устанавливается триггер 19. Причем в этом случае информация, выставляемая на шине 20 (21), не имеет значения, а имеет значение сам факт обращения к устройству (в режиме ввода) и возбуждение выхода дешифратора 1.

Инверсный выход триггера 19 блокирует выходы/входы шинного формирвоателя 2, которые переводятся в высокоимпеданс- ное состояние и не влияют на информацию, передаваемую по шинам 20,21. Одновременно прямой выход триггера 19 активирует первые вхвды разрешения шинных формирователей 11,12, подготавливая их к работе. Для прекращения режима необходимо обнулить триггер 19. Внутри режима возможен обмен информацией без обработки в матрице 6, т.е. при обращении к устройствам ввода/вывода или блокам памяти, которые не приводят к возбуждению выходов элементов ИЛИ 13,14. В этом случае обмен происходит через шинный формирователь 2, а шинные формирователя 11,12 отключены. Именно поэтому входы Е2, Е3.1, Е3.2 формируют выборку формирователя 2 по функции E2VE3.1-E3.2.

Таким образом, настройка заключается: в задании кода варианта обработки (требуемой системы булевых функций)- 1-я группа D1 выходов регистра 3; в задании кода блоков памяти для чтения данных, которые об- рабатывэютсявустройстве

(соответствующий разряд второй группы выходов D2 регистра 3 равен единице, если необходима обработка данных из блоков памяти, соответствующих входам групп входов 24.1-24.k чтения) в задании кода устройства ввода данных - третья группа выходов D3 регистра 3 в соответствии с группой входов 25.2-25г аналогично вышеописанно- му; в задании кода блоков памяти для записи данных - четвертая группа выходов D4 регистра 3 в соответствии с группой входов

26.1-26.g; в задании кода устройства вывода данных - пятая группа выходов 5 регистра 3 в соответствии с группой входов 27.1-27.д; в установке триггера 19, разрешающего режимы передачи по магистрали с обработкой.

Режим передачи данных по магистрали с обработкой в магистрали: данных, вводимых из устройств ввода, данных, считываемых из блоков памяти данных, данных, выводимых в устройства вывода, данных, записываемых в блоки памяти данных.

При этом внешний микропроцессор обращается к этим устройствам по шинам адреса 22 и управления 23. В блоках памяти и устройствах ввода/вывода происходит дешифрация адресов и сигналов управления техническими средствами этих устройств и не указанными на фиг.1. При чтении блока памяти, вход выборки кристалла которого входит в группу входов 24.1-24.К, возбуждается соответствующий из входов этой группы и если это вход определен кодом на выходе D2 регистра 3, то возбуждается выход соответствующего из элементов группы элементов И 15.1-15.К.

Аналогично при вводе информации возбуждается один из входов группы входов 25.1-25,г и выход соответствующего элемента И группы элементов И 16.1-16.Г.

Аналогично при записи информации в какой-то блок памяти возбуждается один из входов группы входов-26.1-26.д и выход соответствующего элемента И группы 17.1- 17.д.

Аналогично при выводе информации возбуждается один из входов группы входов 27.1-27.Г и выход соответствующего элемента И группы 18.1-18.П.

Выходы элемента И групп 15.1-15.К, 16.Ы6.Г, 17.1-17.g, 18.1-18.h воздействуют на адресные входы А2,АЗ,А4,А5 блока 8 памяти, обеспечивая считывание требуемых кодов настроек программируемых коньюнкторов матрицы I x п 6 (вход выборки кристалла блока 8 памяти постоянно активирован). Настройка каждого из программируемых коньюнкторов 6.1-6.In аналогична прототипу и описана выше. В целом настроенная матрица I x n программируемых конъ- юнкторов 6 реализует некоторую требуемую систему булевых.функций, т.е. матричное преобразование над информацией, передаваемый по магистралям с 20 - на 21 и наоборот.

При обработке информации, считываемой из блоков памяти данных, либо при вводе информации из устройств ввода возбуждаются выходы элемента И групп 15.1- 15.k, 16.1-16.г, поэтому активируется выход

элемента ИЛИ 13, который активирует адресный вход с весом 1 мультиплексора 10 и второй вход разрешения шинного формирователя 12. В связи с этим выходы группы

5 элементов ИЛИ 7.1-7.П подключаются через шинный формирователь 12. Таким образом, данные от устройств ввода или блоков памяти данных поступают в этом случае по шине 21 по первой группе входов мульти0 плексора 10, на его выходы, на информационные входы программируемых коньюнкторов 6.1-6.1п, с выходов программируемых коньюнкторов через элементы ИЛИ группы 7.1-7.П на входы шинного фор5 мирователя 12, а с его выходов по шине 20 - во внешний микропроцессор. Следовательно, считываемые или вводимые данные поступают в микропроцессор по шине 20 с обработкой в предлагаемом устройстве.

0 При выдаче данных для записи во внешние блоки оперативной памяти, либо в устройства вывода данных возбуждаются выходы элементов И групп 17.1-17.д, 18.1- 18.h, поэтому активируется выход элемента

5 ИЛИ 14, возбуждающий адресный вход с весом 2 мультиплексора 10 и второй вход разрешения шинного формирователя 12.

Таким образом, данные от микропроцессора поступают по шине 20 по второй

0 группе входов мультиплексора 10 на его выходы, на информационные входы программируемых конъюнкторов 6.1-6.In, с их выходов через элемент ИЛИ групп 7.1-7.П на входы шинного формирователя 11, а с его

5 выходов - на шину 21 и по ней к блокам памяти для записи или с устройства вывода. Следовательно, выдаваемая микропроцессором информация по шине 20 предварительно обрабатывается в устройстве и затем

0 по шине 21 поступает в блоки памяти или устройства вывода.

При подключении одного из шинных формирователей 11,12 другой формирователь отключен и его выходы находятся в

5 высокоимпендансном состоянии и не влияют на передачу данных по шинам. В этом режиме шинный формирователь 2 отключен и его выходы/входы и входы/выходы находятся в высокоимпендансном состоянии.

0 Логическая обработка информации в программируемых конъюнкторах 6.1-6.1п аналогична прототипу. Каждый конъюнктор реализует член ДНФ от разрядов передаваемой информации, поступающей с выходов

5 мультиплексора 10. На элементах ИЛИ группы 7.1-7.П реализуется дизьюнкция этих конъюнкторов для формирования заданной функции. Для отключения лишних конъюнкторов предусмотрен вход выборки кристаляа, на который воздействует один из

разрядов соответствующих выходов группы входов блока 8 памяти. Этот разряд может блокировать элементы И 30 программируемых конъюнкторов 6.1-6.1п. Обработка информации в матрице I x n программируемых конъюнкторов 6 подразумевает и передачу отдельных разрядов без обработки. Для этого блокируются все программируемые конь- юнкторы кроме одного в строке матрицыв I x n 6, соответствующей требуемому разря- ду, а этот один конъюнктор настраивается на реализацию функции Хвых ХВх, где Хвых - выходной разряд; ХВх - входной разряд.

Таким же образом может быть реализована инверсия передаваемых разрядов, ког- да конъюнктор настраивается на реализацию функции Хвых ХВх.

На фиг.2 представлены случаи ввода информации с обработкой при возбуждении входа 25.1. Этот вход возбуждается и в обычном режиме работы, т.е. микропроцессор обменивается информацией без обработки в магистрали посредством предлагаемого устройства. Но так как триггер 19 не установлен, то это не приведет к подключению шинного формирователя 12. После установки триггера 19 возбуждение входов 25.1 приводит к обработке информации от устройства ввода, передаваемой по шине 21 в соответствие с заданной систе- мой булевых функций Х ых f(), причем с выходов шинного формирователя 12 поступает на шину 20.

На фиг.2 представлен также случай перенастройки блока 8 памяти путем вывода другого слова настройки по шине 20 в регистр 3 (триггер 19 остается в установленном положении), затем организуется вывод информации для записи с обработкой. При этом активируется вход 26.1 и данные из микропроцессора (ОМП на фиг.2), обработанные в матрице программируемых конъюнкторов 6, через шинный формирователь 11 поступают на шину 21 ив блок памяти для записи (к ОЗУ на фиг.2).

Таким образом, устройство позволяет производить обработку информации, передаваемой по шинам 20,21, как при чтении данных из блоков памяти данных, при вводе информации из устройств ввода, так и при записи данных в блоки памяти данных (оперативной памяти), при выводе информации в устройства вывода. Это позволяет расширить область применения на задачи обработки информации при передаче ее в магистрали в разных направлениях и не только из устройств ввода, но и в устройства вывода, из блоков памяти и в блоки памяти. При этом повышается быстродействие вычисления булевых функций за счет параллельных вычислений в матрице 6. Повышается и производительность внешнего микропроцессора, который избавляется от операций обработки получаемой и выдаваемой информации за счет однократной настройки устройства.

Устройство может быть использовано и для криптографической защиты информации - программ и данных, хранящихся в блоках памяти, причем шифровка и расшифровка производятся в матрице программируемых конъюнкторов 6 и различны для различных блоков памяти (определяется группами адресных входов А2-А5). Формула изобретения Устройство для ввода-вывода дискретных сигналов микроЭВМ. содержащее дешифратор адреса, регистр, первый шинный формирователь, два элемента И и элемент ИЛИ, первая группа информационных входов-выходов первого шинного формирователя подключена к шине данных процессора микроЭВМ, а информационные входы дешифратора адреса - к шине адреса микро- ЭВМ, выход дешифратора адреса соединен с первыми входами первого и второго элементов И, второй вход второго элемента И соединен с первым входом первого элемента ИЛИ и подключен к линии Вывод шины управления микроЭВМ, второй вход первого элемента ИЛИ подключен к линии Ввод шины управления микроЭВМ, выход второго элемента И подключен к синхровходу регистра, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены матрица программируемых конъюнкторов. группа элементов ИЛИ, блок памяти, мультиплексор, элементы И первой, второй, третий и четвертой групп, второй и третий элементы ИЛИ, триггер и второй и третий шинные формирователи, информационные входы которых соединены с выходами элементов ИЛИ группы, входы элементов ИЛИ группы соединены с выходами программируемых конъюнкторов соответствующей строки матрицы, управляющие входы которых соединены с соответствующими выходами блока памяти, а их информационные входы подключены к выходам мультиплексора, первые информационные входы мультиплексора соединены с информационными выходами второго и второй группой информационных входов- выходов первого шинных формирователей и подключены к шине данных памяти и внешних устройств микроЭВМ, а вторые - с информационными выходами третьего и первыми информационными входами - выходами первого шинных формирователей и с информационными входами регистра, одна группа выходов которого подключена к адресным входам группы блока памяти, а другие - к первым входам элементов И первой, второй, третьей и четвертой групп, вторые входы которых являются управляющими входами устройства, а их выходы подключены к адресным входам блока памяти, входы второго элемента ИЛИ подключены к выходам элементов И первой и второй групп, а выход соединен с первым адресным входом мультиплексора, третьим управляющим входом первого и вторым управляющим входом третьего шинных формирователей, входы третьего элемента ИЛИ подключены к выходам элементов И третьей и четвертой групп, а выход соединен с вто0

5

рым адресным входом мультиплексора, четвертым управляющим входом первого и вто- рым входом второго шинных формирователей, первые управляющие входы второго и третьего шинных формирователи подключены к первому выходу триггера, второй выход которого подключен к второму управляющему входу первого шинного формирователя, синхровход-к выходу первого элемента И, а вход сброса - к соответствующей линии шины управления микроЭВМ, второй вход первого элемента И соединен с вторым входом первого элемента ИЛИ, выход которого подключен к входу разрешения дешифратора.

I Mill

I I 11 I I

Изобретение относится к вычислительной технике и может быть использовано для логической обработки информации при передаче ее по магистрали микроЭВМ. Целью изобретения является повышение быстродействия устройства. Устройство содержит дешифратор, первый шиннный формирователь, регистр, два элемента И, матрицу программируемых конъюнкторов, группу элементов ИЛИ, блок памяти, первый элемент ИЛИ. мультиплексор, второй и третий шинные формирователи, второй и третий элементы ИЛИ, четыре группы элементов VI, триггер. 2 ил.

JL

1ШЯ

и

90CL891

JL

гт