Преобразователь кода спектра звукового сигнала Советский патент 1993 года по МПК H03M3/00 H04B1/64 H04B14/04 

Фиг.1

Сс О О

о со

Изобретение относится к вычислительной технике и связи и может быть использовано в цифровых системах записи, хранения звуковой информации, в системах воспроизведения, а также передачи звуковых сиг- налов (3 С).

Цель изобретения - повышение точности преобразования за счет снижения шумов квантования, что приводит к увеличению пропускной способности кана- ла связи.

На фиг.1 изображена структурная схема преобразователя кода; на фиг.2 - структурная схема запоминающего узла; на фиг.З - схема, формирующая заданную задержку в блоках управляемой задержки; на фиг.4 - временная диаграмма ее работы для длины входной выборки на фиг.5 - структурная схема блока оперативной памяти; на фиг.б - структурная схема регистра кода порядка; на фиг,7 - структурная схема формирователя разрядностей мантисс и регистра разрядностей мантисс; на фиг,8 - структурная схема селектора мантисс и блока суммирования; на фиг.9 - структурная схема запоминающего блока; на фиг. 10 - временные диаграммы, поясняющие работу синхронизатора.

Преобразователь кода содержит запо- минающий узел 1, детектор порядка максимальной составляющей 2, регистр кода порядка 3, формирователь разрядностей мантисс 4, регистр разрядностей мантисс5, селектор мантисс 5, блок суммирования 7, запоминающий блок 8 и синхронизатор 9. Входные отсчеты спектра звукового сигнала поступают на информационный вход 10 запоминающего узла и сопровождаются синхроимпульсами, поступающими на так- товый вход 11. Блок оперативной памяти, запоминающего узла 1 имеет два буфера памяти и соответственно два режима работы: 1) первый буфер накапливает новую выборку входных отсчетов, а второй выдает на выход накопленную выборку для обработки, 2) наоборот - второй накапливает, а первый выдает на выход. Обработка выборки, накопленной в блоке оперативной памяти имеет четыре последовательные во времени фазы:

1) Разбиение выборки на частотные группы и определение величины порядка (при представлении с плавающей запятой) в кажд0-й группе. 2} Определение требуемой разрядности мантисс для каждой группы.

3) Усечение мантисс в соответствии с полученной разрядностью.

4) Ожидание начала новой выборки.

В первой фазе информации с выхода запоминающего узла 1 подается на вход детектора порядка максимальной составляющей 2, который исходя из величин максимальных составляющих в группах определяет порядки для каждой группы, и эти порядки записываются в регистр 3 кода порядка и запоминающий блок 8.

Во второй фазе коды порядков из регистра 3 подаются на формирователь разрядностей мантисс 4, который определяет необходимую длину мантисс в каждой частотной группе и записывает ее в регистр разрядностей мантисс 5.

В третьей фазе входные отсчеты из запоминающего узла 1, коды порядков из регистра 3 и коды разрядностей мантисс из регистра 5 подаются на селектор мантисс 6, который выделяет разряды мантисс, подлежащие передаче по каналу связи,- С по- мощью блока 7 суммирования эти разряды корректируются для уменьшения шума квантования и записываются в запоминающий блок (35) 8, в который поступают и коды порядков из регистра 3.

После обработки информация из ЗБ 8 равномерным потоком считывается в канал связи, а преобразователь находится в режиме ожидания начала следующей выборки.

Работа всех блоков происходит под управлением синхронизатора, соответствующие выходы которого подключены ко входам синхронизации всех блоков преобразователя.

Структурная схема запоминающего узла приведена на фиг.2.. .

Выборка из N спектральных отсчетов со входа 10 подается на вход демультиплексо- ра 12 и сопровождается синхроимпульсами 11, поступающими на вход счетчика 13. Де- мультиплексор 12 по управляющему сигналу от счетчика 13 подключает- вход поочередно к 1-му и 2-му выходам и пропускает нечетные отсчеты на вход первого блока управляемой задержки (БУ31) 14, а четные - на вход второго (БУ32) 15. Блоки управляемой задержки 14 и 15 также управляются сигналом от счетчика 13, который подсчитывает количество пришедших на вход спектральных отсчетов. Управление происходит таким образом, на нечетные отсчеты 1,3,....N-1 (как правило используются значения N. равные степени двойки) после задержки имеют положение с 1 по N/2, а четные- 2,4,...,N - положение с N/2+1 по N. Для этого 1-й отсчет задерживается в БУЗ 1 14 на время N/2-1, 3-й - на время N/2-2. 5-H-HaN/2-3,...,(N-T)-HHaN/2-N/2 0..5y32 15 обеспечивает задержку 2-го отсчета на время N-2. 4-го - на N-3.....N-ro - на N/2-1.

Затем сигналы с выходов блоков управляемой задержки 14 и 15 записываются в блок оперативной памяти 16.

Блоки управляемой задержки 14 и 15 реализуются на базе оперативного запоминающего устройства (для этого можно использовать ОЗУ блока оперативной памяти 16} с использованием управления адресами записи и считывания.

Чтобы получить требуемую перестановку входных данных, описанную выше, необходимо записать нечетные отсчеты: 1-й отсчет по адресу 1, 3-й - по адресу 2, 5-й - по адресу 3, 7-й - по адресу 4, ..: (1М-1)-й - по адресу N/2, а четные: 2-й - по адресу N/2+1, 4-й - по адресу N/2+2, 6-й - по адресу М/2+3,...,М-й - по адресу N.

Схема, формирующая указанные адреса, приведена на фиг.З, а временные диаграммы, поясняющие его работу, для случая - на фиг.4.

Входные данные с информационного входа 10 (фиг.З) поступают на вход D блока оперативной памяти . Работа начинается с приходом от синхронизатора 9 импульса частоты блока 17, который подается на вход R счетчика импульсов 13 и обнуляет его. Синхроимпульсы с тактового входа 11 подаются на счетный вход С счетчика импульсов 13, выходные разряды которого, сдвинутые на 1 (т.е. деленные в 2 раза), подаются на-первый вход сумматора 18, а младший разряд управляет мультиплексором 19. который поочередно пропускает на второй вход сумматора 18 либо 0, либо N/2.

На временной диаграмме (фиг.4) изображены следующие сигналы:

а) частота блока;

б) .синхроимпульсы 11 входных отсчетов;

в) значение первого входа сумматора 18;

19; 18;

18;

Структурная схема блока оперативной памяти (БОП) 16 приведена на фиг.5. Входная информация поступает на вход 20 БОП (фиг.5) и с помощью демультиплексора 21 записывается в одно из двух ОЗУ: 22 или 23. Выбор ОЗУ осуществляется счетным триггером 24, на вход которого поступают импульсы частоты блока 17. которые показаны на фиг. 4 а). Таким образом, Б ОЛП 6 имеет два режима: первый - ОЗУ 22 принимает информацию, а ОЗУ 23 выдает на выход; второй - наоборот. При приеме информации адреса

г) управляющий вход мультиплексора

t -

д) смещение на втором входе сумматора е) адрес записи на выходе сумматора

ОЗУ перебираются последовательно от 1 до М.по управляющим сигналам 25 от синхронизатора. При выводе информации ОЗУ работаете первой и третьей фазе. В первой:

информация из ОЗУ последовательно поступает на выход 26 и обрабатывается детектором порядка максимальной составляющей 2; при этом работа селектора мантисс 6 приостановлена. В третьей фазе

0 информация из ОЗУ поступает последовательно на выход 26 и используется для работы селектора мантисс 6. при этом работа детектора 2 уже закончена. В первой фазе ОЗУ управляется адресами -считывания

5 при формировании порядков в группах (вход 27), а в третьей - адресами считывания при усечении мантисс (вход 28). Зо второй и в четвертой фазе БОП 15 в обработке информации не участвует. Переключение адресов

0 на ОЗУ в различных фазах работы происходите помощью мультиплексора 29, управляемого сигналами от блока синхронизации по входу.30..Демультиплексоры 31 и 32 работают аналогично демультиплексору 21 и

5 переключают адресные входы ОЗУ либо на считывание, либо на запись. Мультиплексор 33 аналогично подключает к выходу 28 поочередно оба ОЗУ.

Детектор 2 порядка максимальной со0 ставляющей полностью аналогичен соответствующему блоку прототипа. Он разбивает все входные коэффициенты на группы, находит максимальный коэффициент в каждой группе и по этому коэффициенту определяет

5 порядок для всей группы.

Порядки всех групп записываются в регистр кода порядка 3. 3 первой фазе обработки порядки групп из детектора 2 поступают на вход 26 (фиг.б) и записывают0 ся в ОЗУ 34. Во второй фазе информация. считывается на выход 35 и используется формирователем разрядностей мантисс 4. В третьей фазе порядки поступают на выход и обрабатываются селектором мантисс 5.

5 Адреса управления ОЗУ во всех режимах (входы 36, 37, 38) формируются блоком синхронизации и коммутируются на адресные входы ОЗУ с помощью мультиплексора 39, управляемого аналогично мультиплексору

0 29 сигналом по входу 30.

Формирователь разрядностей мантисс 4 выполняет функцию блока формирования адреса считывания мантисс прототипа 3. Но если в прототипе при определении раз5 ряда данных, подлежащего передаче, он немедленно передавался в канал связи, то в предлагаемом устройстве формирователь 4 вырабатывает сигнал для регистра 5, в котором записывается длина мантисс, подлежащих передаче в каждой группе.

1-8. Кроме того, временные диаграммы, поясняющие работу синхронизатора, приведены на фиг.10 для случая, когда в первую группу входит коэффициент 1, во вторую - 2, в третью - 3. Кроме того, этот пример приведен для случая, когда для коэффициента порядок равен (т.е. производятся два сдвига по сдвигающему входу регистра 60, два такта на синхровыход 68 в это время не проходят), а разрядность мантиссы равна трем (проходят три такта на синхровыход 68); для второго коэффициента: порядок равен мак-1, а разрядность мантиссы равна трем; для третьего коэффициента: порядок равен макс-3, а разрядность мантиссы равна двум. По синхросигналу 88 равномерно за время длительности выборки (частота F блока) считываются Вмакс разрядов мантисс и коды КГр штук порядков (при 16 разрядных коэффициентах величина порядка от 0 до 15, что может кодироваться четырьмя битами).

Предлагаемое устройство предполагается использовать в системе формирования позывных радиовещания при хранении звуковых сигналов в твердотельных запоминающих устройствах. Возможно также его применение при передаче сигналов звукового вещания и стереосопровождения телевидения. .

Преобразователь кода опробован во ВНИИРПА им. А.С. Попова на сигнале звукового вещания высшего класса (FBepx. 22 Кгц, 48 Кгц.ИКМ-16 разрядов).

Измерения проводились следующим образом: один и тот же сигнал обрабатывался с помощью устройства, выбранного в качестве прототипа, и предлагаемого устройства и вычислялось среднеквадратичное Отклонение (СКО) для каждой обработанной выборки. Всего испытательный звуковой фрагмент содержал 2220 выборок, что составляет около 8 сек звучания.

Субъективно-статистическая экспертиза подтвердила, что предлагаемого устройство улучшает качество звучания восстановленного сигнала.

Предложенное решение позволит в синтезаторах позывных снизить шумы квантования и тем самым исключить необходимость в наращивании сложных, дорогостоящих ЗУ.

Формула изобретения

1. Преобразователь кода спектра звукового сигнала, содержащий запоминающий

узел, выход которого соединен с первым информационным входом селектора мантисс и информационным входом детектора порядка максимальной составляющей, выход которого подключен к информационному входу регистра кода порядка, выход которого соединен с информационным входом формирователя разрядностей мантисс и вторым информационным входом селектора мантисс, запоминающий блок, выход которого является выходом преобразователя, и синхронизатор, соответствующие выходы

которого подключены к входам синхронизации всех блоков преобразователя, о тличающийся тем, что, с целью повышения точности преобразования за счет снижения шумов квантования, в преобразователь введены регистр разрядностей мантисс и блок суммирования, выход формирователя разрядностей мантисс соединен с информационным входом регистра разрядностей мантисс, вход синхронизации которого и вход синхронизации блока суммирования подключены к соответствующим

выходам синхронизатора, выход регистра разрядностей мантисс соединен с третьим информационным входом селектора мантисс, первый и второй выходы которого подключены к одноименным входам блока

суммирования, выход которого соединен с первым информационным входом запоминающего блока, второй информационный вход которого подключен к выходу детектора порядка максимальной составляющей,

информационный и тактовый входы запоминающего узла являются одноименными входами преобразователя.

2. Преобразователь по п.1, о т л и ч а ющ и и с я тем, что запоминающий узел содержит счетчик импульсов, первый и второй блоки управляемой задержки, блок оперативной памяти и демультиплексор, информационный вход которого и вход счетчика

импульсов являются соответственно информационным и тактовым входами узла, выход счетчика импульсов соединен с управляющими входами блоков управляемой задержки и демультиплексора, первый и второй

выходы которого подключены к информационным входам соответственно первого и второго блоков управляемой задержки, выходы которых объединены и соединены с входом блока оперативной памяти, выход

которого является выходом узла.

N/2

N. 2

N-2

Изобретение относится к вычислительной технике и связи. Его использование в цифровых системах записи, хранения звуковой информации, в системах воспроизведения и передачи звуковых сигналов позволяет повысить точность преобразования за счет снижения шумов квантования. Преобразователь содержит запоминающий узел I, детектор 2 порядка максимальной составляющей, регистр 3 кода порядка, формирователь 4 разрядностей мантисс, селектор 6 мантисс, запоминающий блок 8 и синхронизатор 9. Благодаря введению регистра 5 разрядностей мантисс и блока 7 суммирования качество звучания восстанавливаемого после передачи звукового сигнала улучшается. 1 з,п.ф-лы. 10 ил.

е)

i

а

№

9

2Z

т/и/яд J, -уарз/тфд&кйс

6Ј

ЈЈЯнйм%УК- ---

JDCDU зэйду дЈ

S WU

/Ј

е «-

L2

Я

(К

8190081