Устройство адаптивного приема многопозиционных дискретных сигналов Советский патент 1989 года по МПК H04B1/10 

4 1

00

со

4

Г

Изобретение относится к области электросвязи. Цель изобретения - повышение помехоустойчивости. Для достижения цели в устройство, содержащее коммутатор 1 и адаптивный трансверсальный фильтр 2, введены решающий блок 3, блок 4 регистров, мультиплексор 5, блок 6 подстройки коэффициентов, блок 7 сравнения сигналов, блок 8 управления и вычислительные блоки 9₁-9_N. В устройстве реализована модифицированная рекурентная процедура поэлементного вынесения решения о переданной последовательности элементов сигнала, основанная на правиле максимального правдоподобия, чем и достигается поставленная цель. 5 ил.

фиг.1

Изобретение относится к электросвязи и может использоваться в системах передачи данных по каналам с межсимвольной интерференцией.

Цель изобретения - повышение помехоустойчивости .

На фиг. 1 изображена структурная электрическая схема устройства адаптивного Приема МНОГОПОЗИЦИОННЫХ ДИС-

кретных сигналов; на фиг, 2-5 - решающий блок, вычислительный блок, блок сравнения сигналов и блок управления соответственно.

Устройство адаптивного приема мно гопозиционных дискретных сигналов содержит коммутатор 1, адаптивный тран- сверсальный фильтр 29 а также решающий блок 3, блок 4 регистров, мультиплексор 5, блок 6 подстройки коэффициентов, блок 7 сравнения сигналов, блок 8 управления и вычислительные блоки .

Решающий блок 3 (фиг. 2) содержит первый коммутатор 10, регистры 11,- 11 сдвига, источники 12,-12 эталонных элементов сигнала и второй коммутатор 13.

Вычислительный блок 9 (фиг. 3) содержит линию 14 задержки, умножители 15 ., первый сумматор 16, блоки 7,-1 7 Mt, вычитания, квадраторы 18,- 18MS вторые сумматоры 19 ,-19м и согласующие блоки м+.

Блок 7 сравнения сигналов (фиг. 4 содержит цифровые компараторы 21,- 21 м,и мультиплексор 22,

Блок 8 управления (фиг. 5) содержит счетчик 23 по модулю М « N, тактовый генератор 24, счетчик 25 по модулю N, делитель 26 на М х N, двоичный 1 разрядный счетчик 27, регистр 28 сдвига и дешифратор 29.

Устройство работает следующим образом.

Для достижения поставленной цели в предлагаемом устройстве реализована модифицированная рекуррентная процедура поэлементного вынесения решения о переданной последовательности элементов сигнала, основанная на правиле максимального правдоподобия. В общем случае, оценка последовательности по этому правилу базируется на представлении системы иере дачи в виде системы с конечным число состояний. Каждое состояние на k-м шаге обработки характеризуется вектором

(d

к

К-1

dK-L), (О

0

g

0

5

5

0

где d

k

k-L

- эталонные значения элементов передаваемого сигнала, взятого из алфавита объемом М; L - число ненулевых отсчетов импульсной характеристики тракта передачи.

Общее число состояний системы равно М Ч Переход системы из состояния Јk, в состояние 6k характеризуется целевой функцией

V4) тк-,(бк,) + f (6k, PK), (2)

где Pk - вектор управления, задающий оптимальную стратегию поиска.

Последовательность переходов системы из состояния в состояние образует граф с числом путей М , причем метрика каждого из них определяется выражением (2). Выбор продолжений для каждого пути осуществляется на основе минимизации целевой функции (2). Переданная последовательность элементов сигнала определяется последовательностью состояний вектора (1), через которые проходит путь в графе с минимальной метрикой, Реализованная в устройстве модификация описанной процедуры заключается в том, что на каждом шаге обработки отслеживается только N « наиболее вероятных путей с наименьшими метриками, что значительно упрощает процедуру вынесения решений при сохранении высокой помехоустойчивости. В качестве целевой функции выбрана метрика пути, характеризуемая выражением

мь

5

0

,Ы

f

- (f Л

., - (Z ц- 2

1 0

где m 1, 2,

;,

m(W| 1 К-1

(3)

Z

IV Рь

k.-i

.., N.;

отсчет сигнала на выходе адаптивного трансверсального фильтра 2 на k-ом шаге обработки;

коэффициенты, задающие импульсную характеристику сквозного тракта передачи в отсчетные моменты времени t ; idT, учитывающие канал и адаптивньй трансверсальный фильтр 2, Јс 1;

dT - длительность ла ;

1 элемента сигнал (m)

d k-i л (№)

d K-L

предварительные решения, характеризующие состояние (1), в котором закончился т-й путь.

Вычислительные блоки 9 обеспечивают хранение предварительных решений, соответствующих отслеживаемому пути, вычисление сигналов ошибки, их выдачу в блок 4 регистров, а такж вычисление метрик М возможных продолжений пути и их выдачу на соответ- ствующую группу информационных входо блока 7 сравнения сигналов. Последни совместно с блоком 8 управления осуществляет сравнение и выбор N наименьших метрик. Блок 8 управления по результатам сравнения осуществляет выдачу управляющих сигналов. В соответствии с управляющими сигналами производится: выдача текущего решения и сортировка предварительных решений в решающем блоке 3 с последующей записью предварительных решений в N вычислительных блоков 9 в порядке возрастания метрик: с помощью коммутатора 1 - выбор соответствую- щих отсортированным предварительным решениям метрик и их запись в N вычислительных блоков 9; выдача сигнал ошибки из блока регистров 4 с помощью мультиплексора 5.

Сигнал ошибки с выхода мультиплексора 5 используется для подстройки коэффициентов в адаптивном транс- версальном фильтре 2, а также поступает на вход блока 6 подстройки коэф фициентов, который осуществляет адаптивную подстройку коэффициентов, соответствующих ртсчетам импульсной характеристики сквозного тракта передачи.

На k-м шаге обработки в момент времени t ц kuT, где UT - длительность элемента сигнала, отсчет принимаемого сигнала поступает на сигнальный вход адаптивного трансвер- сального фильтра 2. С выхода адаптивного трансверсального фильтра 2 частично откорректированный сигнал поступает на первые одиночные входы вычислительных блоков 9,-9N, каждый из которых обеспечивает хранение предварительных решений, вынесенных за предыдущие п шагов обработки в виде n-мерного вектора

D(m) (dUo d

(ml

|с--г

mn ),(4)

0

5

где m 3(m

1, 2,..., N;

k.n предварительное решение, xpaf- нящееся в tn-м вычислительном1 блоке 9m, вынесенное на (К-п)-ом шаге обработки; п - величина задержки, выбираемая из условия п L + 1, В вычислительных блоках 9,-9N производится дальнейшая компенсация искажений частично откорректированного сигнала с выхода адаптивного транс- версального фильтра 2 путем вычитания из него предсказанных значений мешающих воздействий в соответствии с выражением

. Г|(т) Zk- 2k Zk -HA-d , (5)

где m л

2k1, 2, ..., N;

предсказанное

значение ме

/V

л(щ) a к.-1 ,

j w) d к-L

тающего воздействия;

i

- коэффициенты, характеризующие импульсную характеристику сквозного тракта передачи канал - адаптивный трансвер- сальный фильтр 2;

- предварительные решения, являющиеся элементами m-го вектора (4) .

С первых выходов решающего блока 3 на вторые групповые входы вычислительных блоков 9 .,-9 ц поступает М эталонных значений сигнала, которые используются для вычисления сигналов ошибки в соответствии с выражением

, D rk(m) - dk(e), (6)

значения элементов сигнала. М сигналов ошибки (6) с вторых групповых выходов каждого вычислительного блока 9 поступают на соответствующие входы блока 4 регистров.

В соответствии с выражением (3) в каждом из N вычислительных блоков 9 производится вычисление М метрик с использованием сигналов ошибки (6) по правилу

Т,(т, 1) е (т, 1) + Т fc, (т) , (7)

где т 1, 2, ..., N; 1 1, 2, ..., М;

Т Дт)- метрика, соответствующая т-му пути и полученная на предыдущем шаге обработки. Обработка сигналов в решающем блоке 3 (фиг. 2) производится по управляющим сигналам на его первом, втором и третьем входах. С началом текущего шага обработки векторы предварительных решений (4), хранимые в вычислительных блоках 9, через входы-выходы и первый коммутатор 10 переписываются в соответствующие регистры 11 сдвига. При этом управляющие сигналы (нулевые коды) на третьем и втором входах решающего блока 3 обеспечивают пр.оключение входов на выходы первого коммутатора 10. Далее производится сдвиг информации в регистрах 11,-11N сдвига на один элемент вправо. При этом освобождаются первые ячейки регистров для записи в них текущих решений , а решения , хранимые в последних ячейках всех регистров 11 сдвига, кроме первого, теряются. На выход решающего блока 3 поступает задержанное на п шагов обработки решение, соответствующее наименьшей метрике предыдущего шага. При записи текущих решений в первые ячейки регистров 11 сдвига выбор источника 12 эталонного элемента сигнала, подключенного к соответствующему входу второго коммутатора 13, осуществляется с помощью управляющего сигнала на первом входе решающего блока 3. Выбор выхода второго коммутатора 13, подключенного к соответствующему регистру 11 сдвига, осуществляется с помощью управляющего сигнала на втором входе решающего блока 3. Перепись предварительных1 решений в обратном порядке из регистров 11 сдвига в N вычислительных блоков с одновременной их сортировкой в порядке возрастания метрик осуществляется с помощью первого коммутатора 10, по мере поступления управляющих сигналов на входы решающего блока 3. При этом первый коммутатор 10 по управляющему сигналу на втором входе решающего блока 3 проключает выход регистра 11 сдвига, соответствующего текущей найденной метрике, на вход очередного вычислительного блока 9 по управляющему сиг- 55 цифровых компараторов 21 и, если

налу на третьем входе решающего блока. В результате, в конце каждого акта обработки N вычислительных блоков 9 содержат предварительные реше0

5

0

5

ния и соответствующее им метрики, отсортированные в порядке возрастания .

В первом вычислительном блоке 9 (фиг. 3) сигналы, поступающие через вход - выход блока, задерживаются в линии 14 задержки и с ее отводов поступают на входы умножителей 15 и образуют также третью группу выходов блока, соединенных с вторыми входами блока 6 подстройки коэффициентов. Эта группа выходов отсутствует в других вычислительных блоках, 9. Работа вычислительных блоков происходит в соответствии с выражением (7).

На вторые входы умножителей 15 поступают сигналы с выходов блока 6 подстройки коэффициентов. Сигналы с выходов умножителей 15 после суммирования в первом сумматоре 16 поступают на блок 171 вычитания, другой вход которого является первым одиночным входом вычислительного блока 9. Сигнал с выхода блока вычитания поступает на общий вход других блоков ,Mfl вычитания, на индивидуальные входы которых поступают сигналы с первых выходов решающего блока 3. Результаты вычитания после обработки в квадраторах 18 поступают в вторые сумматоры 19, вторые входы которых через соответствующий согласующий блок 20 м+1 сое5 динены с вторым одиночным входом вычислительного блока 9.

Вычисленные метрики поступают через согласующие блоки 20,-20мна соответствующие групповые входы комму0 татора 1 и блока 7 сравнения сигналов, которые совместно с блоком 8 управления осуществляют сравнение N М вычисленных в блоках 9 метрик и выбирают из них N наименьших. Про5 исходит это следующим образом. На индивидуальные входы цифровых компараторов 21 блока 7 сравнения сигналов (фиг. 4) подаются сигналы с вычислительных блоков N, а на общий

0 вход - ступенчато нарастающий цифровой код (начиная с нулевого состояния), поступающий из блока 8 управления. На каждой ступеньке мультиплексор 22 опрашивает выходы всех

0

хотя бы на одном из них входные сигналы совпадут, то на выходе мультиплексора 22 или, что то же, на выходе блока 7 сравнения сигналов появится импульс, поступающий на вход блока 8 управления. Этот импульс (фиг. 5) поступает на вход тактового генератора 24 и счетчик 25 по модулю N, подсчитывающий количество отоб раженных метрик. При выборе N наименьших метрик он вырабатывает на верхнем по схеме выходе импульс, воздействующий на тактовый генератор 24 который, в свою очередь, вырабатывае импульс сброса на счетчик 23 по модулю М « N и на двоичный 1-разрядный счетчик 27.

Тактовые импульсы с другого вы- хода генератора 24 поступают на тактовый вход счетчика 23 по модулю М и через делитель 26 на , на тактовый вход двоичного 1-разрядного счетчика 27, образуя на выходах упомяну тых счетчиков цифровые коды, поступающие на блок 7 сравнения сигналов. При этом за счет делителя 26 на М N одно изменение кода на выходе двоичного 1-разрядного счетчика 27 (что соответствует одной ступеньке в блоке 7 сравнения сигналов) вызывает изменение цифрового кода на выходе счетчика 23 по модулю MxN от О до . Этот код управляет мульти- плексором 22 (фиг. 4), опрашивающем выходы цифровых компараторов 21 и одновременно поступает на вход дешифратора 29 (фиг. 5), где он определяет один из информационных входов блока 7 сравнения сигналов. При поступлении импульса на вход тактового генератора 24, последний задерживает выдачу тактовых импульсов и вырабатывает импульс разрешени на дешифратор 29, который по цифровому коду на выходах счетчика 23 по модулю М к N вырабатывает пять управляющих сигналов. При этом код на первый выход блока 8 управления проходит через регистр 28 сдвига, не изменяемый до следующей первой выбранной метрики. Этот код определяет номер входа из М vN входов блока 7 сравнения сигналов с первой найденной метрикой и поступает также на мультиплексор 5, осуществляющий выбор соответствующего выхода блока регистров 4, содержащего сигналы ошибки. Благодаря этому обеспечивается вьщача сигнала ошибки ек, соответст- вующей наименьшей ич метрик.

Код на втором выходе блока 8 управления определяет номер одного из

JQ

20 25 о 5

5

0

5

0

М хN входов коммутатора 1 с текущей найденной метрикой из множества N наименьших метрик.

Код на третьем выходе блока 8 управления определяет очередной номер найденной метрики из N, с помощью которого выбирается один из N выходов коммутатора 1 для подачи в соответствующий из вычислительных блоков 9t-9N метрики пути или последующего шага обработки по выражению (7). На каждом шаге обработки передается N метрик путей в соответствующие вычислительные блоки 9 в порядке их возражения.

Код на четвертом выходе блока 8 управления определяет номер эталонного элемента сигнала d K в группе входов с метрикой, соответствующей второму выходу этого блока.

Код на пятом выходе блока 8 управления указывает на группу информационных входов блока 7 сравнения сигналов для отобранной метрики.

Сигнал ошибки с выхода мультиплексора 5 поступает на управляющий вход адаптивного трансверсального фильтра 2 и на вход блока подстройки коэффициентов. Подстройка коэффициентов адаптивного трансверсального фильтра 2 выполняется аналогично известному. Подстройка коэффициентов для вычислительных блоков 9 осуществляется в соответствии с выражением

с, а

/ч

к-м

(5

М

(8)

где р. л (i

d kk г k-i коэффициент, соответствующий i-му отсчету импульсной характеристики сквозного тракта передачи; сигнал ошибки на k-м шаге обработки;

предварительное решение, , задержанное на (k-i) шагов обработки, содержащееся в первом вычислительном блоке 9 ,; р - шаг подстройки.

Подстройка коэффициентов в соответствии с выражением (8) осуществляется в блоке 6 подстройки коэффициентов. При этом на группу из L входов блока 6 подстройки коэффициентов поступают предварительные решения

Л / .1л ( ..

d s ..., d R-L с третьей группы выходов первого вычислительного блока 9,, так как в -этом блоке хранятся решения, соответствующие наименьшей

метрике. Подстроенные коэффициенты Рт, ..., Л; с группы L выходов блока подстройки 9 поступают на первые групповые входы N вычислительных блоков 9.

В соответствии с управляющими сигналами на 2-м - 5-м выходах блока 8 управления осуществляется сортировка предварительных решений в решающем блоке 3, а также с помощью коммутатора 1 соответствующих им метрик. При этом номер входа коммутатора 1 с очередной наименьшей метрикой задается управляющим сигналом на первом входе, а номер выхода - управляющим сигналом на втором входе коммутатора 1. В результате в конце текущего шага обработки в 1, 2,0.. N-м вычислительных блоках 9 метрики располагаются в порядке их возрастания .

1

Моделирование на ЭВМ показало, что использование предлагаемого устройства, даже при небольшом числе вычислительных блоков (3-8), позволяет уменьшить более чем на порядок вероятность ошибки по отношению к известному при одном и том же отношении, сигнал/шум.

Формула изобретения

Устройство адаптивного приема многопозиционных дискретных сигналов, содержащее коммутатор и адаптивный трансверсальный фильтр, сигнальный вход которого является входом устройства, отличающееся тем, что, с целью повышения помехоустой- чиврсти, введены решающий блок, блок регистров, мультиплексор, блок подстройки коэффициентов, блок сравнения сигналов, блок управления и N

0

5

0

5

0

5

0

вычислительных блоков, первые групповые входы которых соединены с выходами блока подстройки коэффициентов, первый вход которого подключен к выходу мультиплексора и управляющему входу адаптивного трансверсального фильтра, выход которого соединен с первыми одиночными входами вычислительных блоков, вторые одиночные входы которых подключены к соответствующим выходам коммутатора, N групповых входов которого и N групповых входов блока сравнения сигналов соединены с первыми групповыми выходами соответствующих вычислительных блоков, вторые групповые выходы которых соединены с соответствующими входами блока регистров, выходы которого подключены к первым входам мультиплексора, второй вход которого соединен с первым выходом блока управления, вход, второй и третий выходы которого подключены соответственно к выходу блока сравнения сигналов и первому и второму одиночным входам коммутатора, причем вторые групповые входы вычислительных блоков соединены с первыми выходами решающего блока, четвертый, пятый, шестой и седьмой выходы блока-управления соединены соответственно с первым и вторым входами решающего блока и первым и вторым одиночными входами блока сравнения сигналов, а N входов-выходов решающего блока подключены к входам- выходам соответствующих вычислительных блоков, при этом вторые входы блока подстройки коэффициентов соединены с третьим групповым выходом соответствующего вычислительного блока, третий выход блока управления подключен к третьему входу решающего блока, второй выход которого является выходом устройства.