Двухканальное устройство для сопряжения двух электронно-вычислительных машин Советский патент 1989 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть использовано для буферизации сообщений при обмене информацией между двумя электронными вычислительными машинами.

Целью изобретения является расширение класса решаемых задач устройства за счет обеспечения возможности работы каждой ЭВМ с множеством банков памяти.

На чертеже изображена блок-схема предлагаемого устройства.

Устройство 1 сопряжения содержит блок 2 памяти, состоящий из банков 3 памяти, первую 4 и вторую 5 группы элементов ИЛИ, коммутатор 6,первый 7 и второй 8 элементы ИЛИ, первый

9 и второй 10 каналы, каждый из которых содержит первую 11 и вторую 12 группы элементов И, информационные входы-выходы (линия) 13 устройства, первый 14, второй 15, третий 16 и четвертый 17 элементы И, первый элемент ИЛИ 18, вход 19 считывания и вход записи 20 устройства, элемент 21 задержки, управляющий выход 22, регистр 23 адреса, первый компаратор 24 адреса, вход 25 начальной установки устройства, регистр 26 управления, второй компаратор 27 адреса, буферный регистр 28, тактовый вход 29 устройства, второй элемент ИЛИ 30, элемент И-НЕ 31, элемент НЕ 32, третью 33 и четвертую 34 группы элементов И. Первая 35 и вторая 36 ЭВМ

Јь

00

J

00

314

соединены соответственно с каналами 9 и 10.

Блок 2 памяти представляет собой оперативное запоминающее устройство с емкостью каждого банка, 4КхМ-раэ- рядных слов, где N - формат адресного слова ЭВМ 35, 36. Подключение любого банка 3 памяти в адресное пространство ЭВМ 35 или 36 происходит при установке уровня логической 1 на соответствующем входе разрешения работы банка 3 дамяти. Входы запись-считывание всех банков 3 памяти объединены. При уровне логической 1 на указанных входах банков 3 памяти они находятся в состоянии записи, при уроцне логического О в состоянии считывания. При переходе входов разрешения и записи/считывания в состояние О любой банк 3 переходит в состояние хранения информации .

Первый компаратор 24 адреса предназначен для определения адреса регистра 26 управления из общего адресного пространства ЭВМ 35 и 36 и представляет собой обычную схему компарации двоичного кода в позиционный. На первые информационные входы поступает адрес устройства по линии 13 устройства. На вторые входы поступает заданный код. Задавать код пользователь может с помощью выключателе типа ВДМ-1 или перемычек (не показаны) .

Посредством регистра 26 управления программно подключаются банки 3 памяти в адресное пространство ЭВМ 3 или 36, причем на каждый банк 3 в формате регистра 26 отводится несколько разрядов, из которых один указывает при уровне логической 1 на подключение в адресное пространство, при О на отключение от адресного пространства ЭВМ 35 или 36 соответствующего банка 3 памяти, остальные (разряды определяют номер банка адресного пространства ЭВМ 35 и 36,куда подключается соответствующий банк 3 памяти. Регистр 26 управления состоит из триггеров с входами начальной установки, информационные входы которых являются информационными входами регистра 26, а тактовые входы, соединенные вместе, и входы установки, соединенные вместе, соответственно тактовым входом и входом установки. Количество триггеров

17804

регистра 26 определяется количеством банков 3 и ограничивается разрядностью N двоичного слова ЭВМ 35

или 36.

При подаче на входы установки

сигнала О

в состояние логических О1 независивсе триггеры переходят

МП

мо от состояний информационных входов. При переходе входа установки в состояние логической 1 разрешается запись в регистр 26 управления. Триггеры запоминают информацию,стоящую на их информационных входах при

переходе тактового импульса из состояния логического О в состояние логической 1.

Второй компаратор 27 адреса предназначен для определения адресов

банков 3 памяти из адресного пространства ЭВМ 35 и 36. Компаратор 27 выполнен аналогично первому компаратору 24 адреса. При совпадении разрядов номера банка с выходов регистра 26 и старших разрядов адреса, передаваемых по линии 13 ЭВМ 35 или 36, сигнал выбора соответствующего банка 3 памяти переходит в состояние логической 1 при условии, что разряд

включения соответствующего банка в адресное пространство ЭВМ 35 или 36 находится в состоянии логической 1.

Группа 34 элементов И предназначена для считывания в ЭВМ информации с регистра 26 управления при контроле и тестировании.

Регистр 28 предназначен для запоминания сигналов с выходов компараторов 24 и 27 в пределах одного цикла обращения ЭВМ 35 или 36 к устройству 1 сопряжения и представляет собой триггеры, состояние каждого из которых меняется в соответствии с состоянием информационного входа,когда тактовый вход находится в состоянии логической 1, а при переходе тактового входа в состояние логического О каждый триггер запоминает з аписанную в нем информацию и состояние его остается неизменным независимо от состояния информационного входа.

Регистр 23 адреса предназначен для хранения адреса ячейки блока 2 памяти в пределах одного цикла обращения ЭВМ 35 или 36 к устройству 1 сопряжения. Выполнен регистр 23 адреса аналогично регистру 28.

Коммутатор 6 предназначен для передачи сигналов разрешения работы банков 3 памяти с одного из каналов 9 и 10 на блок 2 памяти, может быть выполнен на мультиплексорах с организацией один из двух. Коммутатор 6 разрешает передачу информации при уровне логической 1 на входе разрешения работы. Направление передачи определяется по входу выбора канала: при уровне логической 1 информация на выход передается с первого канала коммутатора 6, при О - с второго.

Каждая из групп 11, 12, 33, 34 и 4,5 представляет собой соответственно набор отдельных элементов И и ИЛИ, имеющих по два входа каждый. Количество соответствующих элементов в группе определяется количеством разрядов N двоичного слова ЭВМ. Как адрес, так и данные передаются по одним и тем же шинам линии 13, являющимся двунаправленными, что обеспечивается канальными приемопередатчиками ЭВМ. Это означает, что по одним и тем же шинам информация может как приниматься, так и передаваться ЭВМ относительно одного и того же устройства.

ЭВМ 35 и 36 представляют собой микро-ЭВМ, например, типа Электро- ника-60.

Функции синхронизации при передаче адреса и приеме-передаче данных выполняют сигналы управления, поступающие от ЭВМ на входы 19$20,29.

Сигнал синхронизации на входе 29 устройства 1 вырабатывается ЭВМ.Передний отрицательный фронт этого сигнала означает, что адрес находится на линии 13. Сигнал на входе 29 сохраняет активный уровень до окончания цикла обращения ЭВМ к устройству 1.

Сигнал Ввод вырабатывается ЭВМ, поступает на вход 19 во время действия сигнала на входе 29 и означает, что ЭВМ готова принять данные от блока 2 памяти или регистра 26 управления при операции Считывание.

Сигнал Вывод вырабатывается ЭВМ, поступает на вход 20 во время действия сигнала на входе 29 и означает, что на линии 13 помещены данные для записи в блок 2 памяти или регистр 26 управления при операции Запись.

Сигнал на выходе 22 формируется путем подачи сигналов Ввод или Вывод на элемент 21 задержки и ин

10

15

20

25

817806

формирует ЭВМ о том, что данные уста-, новлены или приняты с линии 13 устройством 1. Длительность задержки на элементе 21 определяется временем обращения к блоку 2 памяти (время обращения к регистру 26 меньше времени обращения к блоку 2 памяти), поскольку наличие сигнала на выходе 22 сигнализирует о завершении операции ввода-вывода.

Устройство работает следующим образом.

При включении питания ЭВМ 35 или 36 вырабатывает сигнал начальной установки на входе 25, который уровнем логического О устанавливает в начальное состояние регистр 26 управления. После перехода сигнала начальной установки в состояние логической 1 ЭВМ 35 или 36 может выполнять операции ввода-вывода.

Информация об использовании банков 3 памяти устройства (какой физический банк 3 памяти подключается в адресное пространство и с каким номером) записывается в цикле Вывод, считывается в цикле Ввод.

Обращение к регистрам 26 ЭВМ 35 и 36 может проходить одновременно.

Рассмотрим в качестве примера циклы Вывод, Ввод при обращении к регистру 26 управления.

ЭВМ 35 или 36 в адресной части цикла Вывод передает по линии 13 : адрес регистра 26 управления. На входе 29 при этом присутствует высокий потенциал 1, который поступает на тактовые входы регистров 28 и 23.

Компаратор 24 адреса компарирует адрес и в случае совпадения его с адресом регистра 26 вырабатывает сигнал, который поступает на вход регистра 28.

С некоторой задержкой после установки адреса ЭВМ 35 или 36 устанавливает на входе 29 сигнал О, регистр 28 запоминает записанную в нем информацию.

После адресной части цикла ЭВМ 35 или 36 помещает на линии 13 данные, которое необходимо записать в регистр 26 управления,, после чего устанавливает на входе 20 сигнал Вывод. Так как на втором входе элемента И 17 присутствует сигнал 1, то сигнал Вывод через элемент И 17 поступает на тактовый вход регистра

30

35

40

45

50

55

714

26 управления. По переднему фронту сигнала Вывод происходит запись в регистр 26 управления. Одновременно сигнал Вывод с элемента И 17 через элемент ИЛИ 18 поступает на элемент 21 задержки, с выхода которого поступает по управляющему выходу 22 в .ЭВМ 35 или 36, в результате чего сигнал Вывод устанавливается в О, снимаются данные с линии 13 и устанавливается высокий уровень 1 на входе 29.

Операция считывания регистра 26 управления происходит аналогично операции записи. Считывание информации в ЭВМ 35 или 36 происходит в цикле Ввод через группу элементов И 34 по линии 13.

При изменении информации в регистре 26 ЭВМ 35 или 36 происходит программная перенастройка банков 3 памяти в адресном пространстве соответствующей ЭВМ.

Если банки 3 блока 2 памяти определены в адресном пространстве каждой из двух ЭВМ, то соответственно каждая из ЭВМ может работать с блоком 2 памяти. В качестве примера рассмотрим циклы Вывод и Ввод для ЭВМ 35 и цикл Вывод для ЭВМ 36.

ЭВМ 35 в адресной части цикла Вывод передает по линии 13 адрес ячейки блока 2 памяти, в которую необходимо записать -информацию. На входе 29 при этом присутствует потенциал 1, который поступает на тактовые входы регистров 28 и 23 адреса. В регистр 23 адреса производится запись адреса.

Второй компаратор 27 компарирует адрес и в случае принадлежности его адресному полю какого-либо банка 3 памяти соответствующий выход компаратора 27 адреса переходит в состояние логической 1. Сигналы поступают на входы регистра 28, на соответствующем выходе которого появляется 1. Уровень логической 1 с любого из выходов регистра 28 компараторов проходит через элемент ИЛИ 30 и поступает на вход элемента И-НЕ 31 на другом входе которого присутствует высокий потенциал 1 с выхода элемента И-ПЕ 31 канала 10, и вызывает на выходе элемента И-НЕ 31 по- явление сигнала О. На выходе элемента НЕ 32 появляется разрешающий сигнал 1, который поступает на

0

5

0

5

780

0 5

0

5

0

5

8

вторые входы элементов И 11,12,14,15, 33 и вход выбора канала коммутатора 6.

С некоторой задержкой после установки адреса ЭВМ 35 устанавливает на входе 29 сигнал О, регистры 28 и 23 адреса запоминают при этом записанную в них информацию.

Спустя некоторое время после установки адреса первой ЭВМ 35 вторая ВЭМ 36 также начинает выполнять цикл Вывод - помещает адрес на линии 13 канала 10. Компарирование адреса вторым компаратором 27 адреса, установка и запись информации в регистры 28 и 23 адреса происходит аналогично описанному для канала 9. Однако разрешающий сигнал на выходе элемента НЕ 32 не появляется, поскольку элемент И-НЕ 31 блокируется по второму входу сигналом О с выхода элемента И-ИЕ 31 канала 9. После установки адреса ЭВМ 36 на входе 29 появляется сигнал О. Что приводит к запоминанию записанной информации в регистрах 23 адреса и 28 канала 10.

После адресной части ЭВМ 35 и с некоторой задержкой и ЭВМ 36 на линии 13 помещают данные, которые необходимо записать в блок 2 памяти, после чего на входе 20 появляются сигналы Вывод. Так как на втором входе элемента И 15 первого канала 9 присутствует сигнал 1, то сигнал Вывод через второй элемент ИЛИ 8 поступает на вход разрешения работы коммутатора 6. На входе выбора канала коммутатора 6 стоит 1, поэтому направление передачи информации устанавливается с входов первого канала. Уровень логической 1 с какого-либо выхода регистра 23 канала 9 проходит через коммутатор 6 и разрешает работу соответствующему банку 3 памяти. Проходя через элемент ИЛИ 7, сигнал Вывод поступает на входы запись/считывание банков 3 памяти. При этом на адресных и информационных входах блока 2 памяти присутствуют соответственно адрес с выходов элементов И -33 через элементы ИЛИ 4, и данные с выходов элементов И 12 через элемент ИЛИ 5. Следовательно, происходит операция записи выданных ЭВМ 35 данных по необходимому адресу выбранного банка 3 памяти. Одновременно сигнал Вывод с элемента И 15 через элемент ИЛИ 18

поступает на элемент 21 задержки, с выхода которого через заданное время поступает по выходу 22 в ЭВМ 35, в результате чего сигнал Вывод устанавливается в О, снимаются данные с линии 13 и устанавливается высокий уровень 1 на входе 29. В это время сигнал Вывод на входе 20 канала 10 никаких действий не произво- дит, так как он блокируется элементом И 15, на втором входе которого присутствует сигнал О с выхода элемента НЕ 32.

Как только на входе 29 канала 9 устанавливается сигнал 1, регистры 28 и 23 адреса устанавливается в О, поскольку на линии 13 информация отсутствует. На выходе элемента НЕ 32 - О, на выходе элемента И-НЕ 31 и элемента НЕ 32 канала 10 соответственно - О и 1. Сигнал с выхода элемента НЕ 32 поступает на входы элементов И 11,12,14,15,33. Аналогично первому каналу 9, сигнал Вы- вод с выхода элемента И 15 через второй элемент ИЛИ 8 поступает на вход разрешения работы коммутатора 6. Так как на выбора канала коммутатора 6 присутствует уровень О1

то разрешается передача сигналов выборки банков 3 памяти с входов второго канала. Через элемент ИЛИ 7 сигнал Вывод поступает на входы запись/считывание банков 3 памяти,производя операцию записи информации в выбранный банк 3 памяти, и через элемент ИЛИ 18 - на элемент 21 задержки. Завершение цикла Вывод для ЭВМ 36 происходит аналогично описанному для ЭВМ 35.

Если по время операции записи данных, выполняющейся со стороны ЭВМ 36, ЭВМ 35 начинает выполнять цикл Ввод, помещая адрес на линии 13, происходит запоминание адреса в регистре 23 адреса, установка в 1 какого-либо выхода регистра 28 и появление сигнала 1 на входе 19. Данное состояние сохраняется до момента установления регистра 28 канала 10 после окончания цикла Вывод в состояние О, что приводит к разблокированию элемента И-НЕ 31 канала 9 и, как следствие, к появлению 1 на выходе элемента НЕ 32. Сигнал Ввод через второй элемент ИЛИ 8 поступает на вход разрешения работы коммутатора 6.На выходе выбора канала при

, JQ1520 25. 481780Ю

сутствует высокий уровень 1

30

35

40

55 45

50

,тем

самым коммутатор 6 пропускает сигналы первого канала 9. На входах запись/считывание банков 3 памяти стоит О, поэтому происходит операция считывания данных из блока 2 памяти в ЭВМ 35 по заданному адресу. Через первый элемент ИЛИ 18 и элемент 21 задержки сигнал Ввод поступает на выход 22, инициируя тем самым завершение цикла Ввод со стороны ЭВМ 35.

В случае одновременного обращения ЭВМ 35 и 36 к устройству 1 сопряжения, т.е. одновременного помещения адреса на линии 13, происходит появление на входах элементов И-НЕ 31, запоминание адресов в регистрах 23 адресов и присутствие сигналов Ввод или Вывод на одном из входов 19 или 20 каналов 9 и 10.

Так как элементы И-НЕ 31 с их взаимными связями представляют собой триггер, то одновременное поступление на их первые входы сигналов 1 приводит к неопределенному (непредсказуемому) состоянию выходов элементов И-НЕ 31. Однако это состояние .будет одним из двух: на выходе элемента И-НЕ 31 канала 9 присутствует О, на выходе элемента И-НЕ 31 канала 10 1, или наоборот.

Таким образом, работа устройства 1 сопряжения в дальнейшем происходит аналогично работе, описанной для режима последовательного обращения ЭВМ 35 и 36 к устройству 1 сопряжения.

Формула изобретения

Двухканальное устройство для сопряжения двух электронно-вычислительных машин, содержащее блок памяти, группы адресных и информационных входов которого подключены соответственно к выходам элементов ИЛИ первой- и второй групп,первый элемент ИЛИ, выходом соединенный с входом записи считывания блока памяти, и два канала, каждый из которых включает регистр адреса, три группы элементов И, два элемента И, элемент задержки, первый элемент ИЛИ и элемент И-НЕ, соединенный через элемент НЕ с первыми входами первого и второго элементов И и элементов И.первой, второй и третьей групп, причем в каждом канале выходы элементов И первой группы информационный вход регистра адреса и вторые входы элеП148

ментов И второй группы образуют вход- выход устройства для подключения к информационному входу-выходу соответствующей электронно-вычислительной машины, синхровход регистра адреса, вторые входы первого и второго элементов И и выход элемента задержки являются соответствующими входами и выходом устройства для подклю- г чения к тактовому выходу, выходам сигналов считывания и записи и синхронизирующему входу соответствующей электронно-вычислительной машины,выход первого элемента ИЛИ соединен с входом элемента задержки, вторые входы элементов И первой группы соединены с информационным выходом блока памяти, группа выходов регистра адреса соединена с вторыми входами элемен- тов И третьей группы, первый вход и выход элемента И-НЕ первого канала соединены соответственно с выходом и первым входом элемента И-НЕ второго канала, выходы элементов И третьих и вторых групп первого и второго каналов подключены соответственно к первым и вторым входам элементов ИЛИ первой и второй групп, первый и вто12

соответственно к группам выходов буферных регистров первого и второго каналов, а вход выбора канала и группа выходов коммутатора подключены соответственно к выходу элемента НЕ первого канала и группе входов разрешения работы блока памяти, в каждом канале вход установки регистра управления является входом устройства для подключения к выходу начальной установки соответствующей электронно-вычислительной машины,первые входы третьего и четвертого элементов И и тактовый вход буферного регистра соединены с входами устройства для подключения к выходам считывания, записи и тактовому выходу соответствующей электронно-вычисли- тельной машины, выходы элементов И четвертой группы, информационные входы первого компаратора адреса, регистра управления и первый информационный вход второго компаратора адреса соединены с входом-выходом устройства для подключения к информационному входу-выходу электронно- вычислительной машины, с первого по четвертый входы первого элемента ИЛИ

Изобретение относится к вычислительной технике и может быть использовано для буферизации сообщений при обмене информацией между двумя электронными вычислительными машинами. Целью изобретения является расширение класса решаемых задач устройства за счет обеспечения возможности работы каждой ЭВМ с множеством банков памяти. В устройство, содержащее блок памяти, две группы элементов ИЛИ, первый элемент ИЛИ и два канала, каждый из которых включает три группы элементов И, два элемента И, регистр адреса, два элемента НЕ, элемент задержки, элемент И-НЕ, первый элемент ИЛИ и элемент НЕ, введены коммутатор и второй элемент ИЛИ, а каждый канал дополнительно содержит регистр управления, четвертую группу элементов И, два компаратора, регистр компараторов, второй элемент ИЛИ и третий и четвертый элементы И. 1 ил.

35

рой входы первого элемента ИЛИ соеди- 30 подключены соответственно к выходам нены соответственно с выходами вторых элементов И первого и второго каналов, отличающееся тем, что, с целью расширения плана решаемых задач устройства, в него введены второй элемент ИЛИ и коммутатор, а каждый канал дополнительно содержит регистр управления, два компаратора адреса, буферный регистр, второй элемент ИЛИ, третий и четвертый элементы И и четвертую группу элементов И, причем первый, второй и третий, четвертый входы второго элемента ИЛИ соединены соответственно с выходами первых и вторых элементов И первого и второго каналов, а выход - с входом разрешения работы коммутатора, первая и вторая группы информационных входов которого подключены

40

45

с первого по четвертый элементов И, выход буферного регистра соединен с вторыми входами третьего и четвертого элементов И, выходы которых подключены к первым входам элементов И четвертой группы и тактовому входу регистра управления, выход которого соединен с вторыми входами элементов И четвертой группы и вторым информационным входом второго компаратора адреса, группой выходов соединенного с группой информационных входов буферного регистра, информационный вход и группа выходов которого подключены соответственно к выходу первого компаратора адреса и группе входов второго элемента ИЛИ, выходом соединенного с вторым входом §лемента И-НЕ.

подключены соответственно к выходам

с первого по четвертый элементов И, выход буферного регистра соединен с вторыми входами третьего и четвертого элементов И, выходы которых подключены к первым входам элементов И четвертой группы и тактовому входу регистра управления, выход которого соединен с вторыми входами элементов И четвертой группы и вторым информационным входом второго компаратора адреса, группой выходов соединенного с группой информационных входов буферного регистра, информационный вход и группа выходов которого подключены соответственно к выходу первого компаратора адреса и группе входов второго элемента ИЛИ, выходом соединенного с вторым входом, §лемента И-НЕ.