Устройство для контроля блоков памяти Советский патент 1989 года по МПК G11C29/00 

1

Изобретение относится к вычислительной технике, властности к запоминающим устройствам.

Целью изобретения является повышение достоверности контроля.

На чертеже приведена структурная схема предложенного устройства.

Устройство содержит стробируемый генератор 1 тактовых импульсов, бло 2 ввода данных с тактовым входом 3, тактовым выходом 4 и информационными выходами 52-56, блок 6 многократ ного опроса, первый триггер 7, элемент 8 задержки, первый 9 и второй 10 элементы И, генератор 11 случайных чисел, с второго по четвертый триггеры 12-14, третий элемент -И 1 элемент ИЛИ 16 и счетчик 17 ошибок, Контролируется блок 18 памяти. Уст- ройство содержит также вход 19 пуска, регистр 20 адреса, регистр 21 данных, регистр 22 ошибок, с первог по третий блоки 23-25 сравнения.

Блок 2 ввода данных может быть выполнен, например, из наборного по 26, элементов И 27 и 28 и элемента ИЛИ 29.

Стробируемый генератор 1 тактовых импульсов может быть выполнен, например, из генератора 30 импульсов и-4элемента И 31.

Блок 6 многократного опроса состоит из элемента 32 задержки, элементов И 33-35 и триггера 36.

Устройство работает следующим образом.

Контрольная информация для проверки блока 18 памяти находится в блоке 2. По команде пуск триггер 7 устанавливается в единичное, а счетчик 17 в нулевое состояния. Соответствующая контрольная информация, набранная на наборном поле 26 блока, под действием стробирующего импуль- са из генератора 1 устанавливает генератор 11 и триггеры 12-14. Режимы проверки и соответствующие им состояния триггеров приведены в таблиц

запись

X Однократная запись

Продолжение таблицы

чтение

Останов по ошибке

g О 5 - 0

5

0

д

5

0

5

Примечание: Х- любое выходное состояние триггера.

После начальной установки триггеров 12, 13 и 14 срабатывает по сигналу пуска элемент И 31, и импульсы с выхода генератора 1 поступают на вход контролируемого блока 18 памяти, вход 3 блока 2 и вход 4 генератора 11, который начинает работать в циклическом режиме, выдавая коды чисел от 0 до NW(ll(e (где NMaKC - максимальная емкость памяти блока 18), Коды из генератора 11 в виде адреса поступают на адресный вход блока 18 и блок 23. При несовпадении кодов, записанных в регистре 20 и поступающих из генератора 11, производится считывание информации с регенерацией из ячейки блока 18 с адресом, соответствующим коду на выходе генератора 11.

В момент совпадения кодов генератора 11 и регистра 20 появляется импульс на выходе блока 23. Далее работа устройства зависит от установ- ленного режима контроля (см, таблицу).

В режиме многократной записи импульс с выхода блЬка 23 через элемент И 9 поступает на вход разрешения записи блока 18 и запускает блок 6, импульсы с выхода которого запрещают работу генератора J1 и запуск блока 2-импульсом с выхода блока 23, задержанным элементом 8 задержки. Количество циклов записи в ячейку блока 18 определяется элементом 32 задержки.

В режиме однократной записи появляется импульс на выходе элемента И 9 и содержимое регистра 21 записывается в ячейку памяти блока 18 с адресом, определяемым кодом в регистре 20, затем импульсом с выхода блока 23, задержанным элементом 8, запускается блок 2 и в регистры 20 и 21, а также в триггеры 12, 14 записывается новая информация.

В режиме просмотра памяти возможны два случая: многократное чтение дефектных ячеек памяти или однократное чтение этих ячеек блока 18. В первом случае в регистр 22 записывается единица. Далее осуществляется чтение ячеек памяти блока 18. В момент чтения дефектной ячейки появляется импульс на выходе элемента И 10 Который записывается в счетчик 17 и поступает на вход блока 25. Импуль- сом с выхода блока 25 через элемент ИЛИ 16 запускается блок 6. Количество циклов чтения дефектной ячейки определяется элементом 32 задержки. В случае однократного чтения в блок 25 сравнения необходимо записать число NMOVC+1. После просмотра всего объема памяти блока 18 счетчик 17 содержит число, соответствующее количеству дефектных ячеек блока 18.

При автоматизированном определении дефектной ячейки в блоке 18 используется режим многократного чтения. В этом режиме при чтении из дефектной ячейки блока 18 импульсом с выхода блока 23 запускается блок 6. Количество циклов чтения дефектной ячейки определяется элементом 32 задержки.

В режиме останова по ошибке при чтении дефектной ячейки блока 18 .импульсом с выхода элемента И 10 через элемент И 15 триггер 7 устанавливается в нулевое состояние, блокируя запуск блока 2 и прохождение импульсов из генератора 1. При этом по состоянию выходов контролируемого блка 18, регистров 20 и 21 можно определить адрес дефектной ячейки, а номера разрядов с неправильной информацией - по состоянию счетчика 17.

Для продолжения проверки необхо- димо подать команду Пуск, При совпадении информации регистра 21 и блока 18 импульс на выходе элемента И 10 отсутствует, триггер 7 сохраняет единичное состояние на выходе, импульсом с выхода блока 23, задержанным элементом 8 задержки, запусках ется блок 2 и в регистры 20 и 21, а также в триггеры 12, 13 и записывается новая информация.

-

JQ . 15 20 25

30

дд 35

50

55

Формула изобретения

Устройство для контроля блоков памяти, содержащее стробируемый генератор тактовых импульсов, генератор случайных чисел, регистр адреса, регистр данных, первый и второй блоки сравнения, блок многократного опроса, с первого по третий триггеры, элемент задержки, первый и второй элементы И и блок ввода данных, информационные выходы которого подключены к информационным входам регистра адреса, регистра данных, установочному входу генератора случайных чисел и установочным входам второго и третьего триггеров, тактовые входы которых соединены с тактовым выходом блока ввода данных, тактовый вход которого . и тактовый вход блока, многократного опроса подключены к выходу стробируе- мого генератора тактовых импульсов, вход стробирования которого соединен с выходом первого триггера и первым входом блокировки блока ввода данных, вход запуска которого и вход установки в 1 первого триггера объединены и являются входом пуска-устройства, причем второй вход блокировки блока ввода данных соединен с выходом элемента задержки, вход которого подключен к выходу первого блока сравнения, управляющему входу второго блока сравнения, первым входам первого и второго элементов И и первому входу пуска блока многократного опроса, первый выход которого подключен к входу блокировки генератора случайных чисел, выход которого соединен с первым информационным входом первого блока сравнения, второй ин- -формационный вход.которого подключен к выходу регистра адреса, выход регистра данных соединен с первым информационным входом второго блока сравнения, второй информационный вход которого является информационным входом устройства, информационным выходом которого является выход регистра данных, единичный выход второго триггера соединен с вторым входом первого элемента И, выход которого является входом разрешения записи устройства, тактовым выходом которого является выход стробируемого генератора тактовых импульсов,. выход генератора случайных чисел является адресным выходом устройства, выход второго блока сравнения подключен к

э14818626

второму входу второго элемента И,и выход которого подключены соответ- третий вход которого соединен с нуле-ственно к входу установки в 1 первым выходом второго триггера, второйвого триггера и к первому информацн- выход блока многократного опроса под-онному входу третьего блока сравне- ключен к третьему входу блокировкиния, второй информационный вход и вы- блока ввода данных, о т л и ч а-ход которого соединены соответствен- ю щ е е с я тем, что, с целью повы-но с выходом регистра ошибок и с шения достоверности контроля, в уст-первым входом элемента ИЛИ, второй ройство введены счетчик ошибок, тре- JQвход и выход которого подключены со- тий блок сравнения, регистр ошибок,ответственно к выходу третьего триг- четвертый триггер, элемент ИЛИ игера и к второму входу пуска блока третий элемент И, выход которого-многократного опроса, тактовые входы соединен с входом установки в О четвертого триггера и регистра оши- первого триггера, причем выход 4eTBepJ1&бок соединены с тактовым выхГодом бло- того триггера подключен к первомука ввода данных, информационные выхо- входу третьего элемента И, второйды которого подключены к установоч- вход которого соединен с выходом вто-ным входам четвертого триггера и к рого элемента И и счетным входоминформационным входам регистра оши- ,счетчика ошибок, установочный вход 20б°

Изобретение относится к вычислительной технике ,в частности, к запоминающим устройствам. Целью изобретения является повышение достоверности контроля. Устройство содержит стробируемый генератор 1 тактовых импульсов, блок 2 ввода данных, блок 6 многократного опроса, первый триггер 7, элемент задержки 8, элементы И 9, 10, 15, генератор 11 случайных чисел, триггеры 12-14, элемент ИЛИ 16, счетчик 17 ошибок, регистр 20 адреса, регистр 21 данных, регистр 22 ошибок и блоки 23-25 сравнения. Достоверность контроля повышается за счет введения счетчика 17 ошибок и обеспечения многократного чтения (режима "долбления") любой обнаруженной дефектной ячейки контролируемой памяти, например микросхемы ПЗУ, по адресу, задаваемому в регистре 22. 1 ил., 1 табл.