Устройство для контроля блоков памяти Советский патент 1982 года по МПК G11C29/00 

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ 1Ш-1ЯТИ

I

Изобретение относится к запомина- клцим устройствам.

Известно устройство-для контроля блоков,памяти, содержащее генератор тактовых импульсов, триггер неисправности, блок сравнения, элементы И, элемент задержки и элемент ИЛИ 1.

Недостатками этого устройства являются большие аппаратурные затраты и низкая достоверность контроля.

Наиболее близким к предлагаемому по технической сущности к изобретению является устройство для контроля блоков памяти, содержащее генератор тактовых импульсов, триггер неисправности, блоки сравйения, элементы И, элемент задержки, элемент ИЛИ, датчик случайных чисел регистр адреса, регистр эталона, блок ввода, триггер режима, причем выход : генератора тактовых импульсов соединен с первым входом первого элемента И, второй вход которого соединен с

выходом триггера неисправности, выход первого элемента И соединен с первым входом контролируемого блока памяти, выход которого соединен с первым входом блока сравнения, выход блока сравнения соединен с первым входом второго элемента И, выход которого соединен с ну;тевым входом триггера неисправности, вход Пуск устройства соединен с первым

to входом элемента ИЛИ и с единичньш входом триггера неисправности, выход элемента задержки соединен с первым входом третьего элемента И, выход которого соединен с вторым

15 входом элемента ИЛИ, выход первого элемента И соединен с первыми входами датчика случайных чисел и блока ввода, второй вход которого соединен с выходом элемента ИЛИ, а выход

20 с входом датчика случайных чисел, с входами регистра адреса, регистр эталона и триггера режима, единичный оыход триггера режима соединен с первым входом четвертого элемента И, выход Которого соединен с вто рым входом контролируемого блока па мяти, третий вход которого соединен с выходом датчика случайных чисел и с первым входом второго блока сра нения, второй вход которого соединен с выходом регистра адреса, а выход - с вторыми входами четвертого и второго элемента И и с входом элемента задержки, выход регист ра эталона соединен с вторым входом блока сравнения и с четвертым входом объекта контроля, нулевой выход триггера режима соединен с третьим входомвторого элемента И, а выход триггера неисправности - с вторым входом третьего элемента И 2. Недостатком это-го устройства является невысокая надежность, так как оно не позволяет при небольших аппаратурных затратах обеспечить контроль блоков памяти в полном объеме на максимальной частоте с возможностью многократного чтения или записи в любую ячейку. Цель изобретения - повышение надежности устройства. Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее ге1|ератор тактовых импульсов, триггеры, йхемы сравнения, датчик случайных чисел, регистр адреса, регистр эталонных данных, блок ввода данных, первый элемент задержки, элемент ИЛИ и элементы И, причем выход генератора тактовых импульсов соединен с первым входом первого элемента И, второй вход которого подключен к первому входу второго, элемента И и выходу первого триггера, нулевой вход которого соединен с выходом третьего элемента И, первый вхОд которого подключен к выходу первой схе мы сравнения, второй вход - к выхЪду второй схемы сравнения, первому входу четвертого элемента И и входу пер вого элемента задержки, выход которого соединен с вторым входом второго элемента И, выход которого подключен к первому входу элемента ИЛИ второй вход которого соединен с единичным входом первого триггера, а выход - с первым входом блока ввода Сданных, третий вход третьего элемента И подключен к нулевому выходу вто рого триггера, единичный выход которого соединен с вторым входом четвертого элемента И, а вход - с входами регистров адреса и эталонных данных, первым входом датчика случайных чисел и выходом блока ввода даннь:х, выход регистра адреса подключен к первому входу второй схемы сравнения, выход первого элемента И соединен с вторым входом блока ввода данных и является первым выходом, а выход четвертого элемента И - с вторым выходом каждого устройства, выход датчика случайных чисел подключен к второму входу второй схемы сравнений и является третьим выходом устройства, а выход регистра эталонных данныхсоединен с первым входом первой схемы сравнения и является четвертым выходом устройства, вторые входы первой схемы сравнения и элемента ИЛИ -являются соответственно первым и вторым входами устройства, введены второй элемент задержки, третий и четвертый триггеры, пятый, шестой и седьмой элементы И, причем вход третьего триггера подключен к выходу блока ввода данных, а нулевой выход к первому входу пятого элемента И, второй вход которого соединен с выходом второй схемы сравнения и первым входом шестого элемента И, выход которого подключен к входу второго элемента задержки, выход которого соединен с нулевым входом четвертого триггера, единичный вход которого подключен к выходу пятого элемента И, а выход - к Третьему входу второго элемента И, второму входу шестого элемента И и первому входу седьмого элемента И, второй вход которого соединен с выходом первого элемента И, а выход - с вторым входом датчика случайных шceл. На чертеже изображена структурная схема предлагаемого устройства. Устройство содержит проверяемый блок памяти, первый элемент И 2, генератор 3 тактовых импульсов, первую схему 4 сравнения, блок 5 ввода дйнных, элемент ИЛИ 6, датчик 7 случайных чисел, вторую схему 8 сравнения, регистр 9 адреса, второй 10 и третий 11 элементы И, первый элемент 12 задержки, четвертый элемент И 13, регистр 14 эталоннь1х данных, первый 15 и второй 16 триггеры. второй элемент 17 задержки, третий триггер 18, пятый 19 и шестой 20 элементы И, четвертый триггер 21 и седьмой элемент И 22. На чертеже обозначен также второй вход 23 устройства, предназначенный для подачи команды Пуск., Устройство работает следующим образом, . Контрольная информация для про верки блока памяти находится в блоке 5. Перед началом работы из блока , 5 записывается в датчик 7 информация с максимальной емкости контролируемого блока 1 памяти. По команде Пуск, поступающей через элемент ИЛИ 6 на блок 5, производится запись этапонного кода D регистр 14 и соответствующего ему адреса в регистр 9. Триггер 16, определякщий резким работы устройства, устанавливается в положение 1 (запись) или О (считывание), а триггер i6 - в исходное состояние 1. В устройстве осуществляется режим однократного либо многократного чтения и записи в любую ячейку (режим долбения) при контроле всето объема памяти на максимальной iaстоте, для чего триггер 18 устанавливается в состояние О (режим од нократный) либо в состояние 1 (режим- многократный). Затем срабатывает элемент И 2, и импульсы с генератора 3 поступают на входы кон-, тролируемого блока1 памят, блока 5 и датчика 7. Датчик 7 начинает работать в циклическом режиме, вьщавая коды до М макс, (где максимальная емкость блока I памяти Коды с датчика 7 в виде адреса пость ,пают на контролируемый блок 1 памяти и схему сравнения 8. При несовпадени кодов, поступающих из регистра 9 и датчика 7, производится считывание 1нформации с регенерацией из ячейки контролируемого блока 1 памяти с адресом, соответствующим коду на выходе датчика 7. В момент совпадения кодов датчика 7 и регистра адреса 9 появляется импульс на выходе схемы сравнайия 8, по которому в зависимости от состояния триггера 16 и триггера 18 срабат вакхг элементы И 19 и 20, элемент И либо 13, Если триггер 18 находится в состояние 1, появляется импульс на выходе элементов И J9 и 20, Триггер 21 устанавливается в 1 на вхо линии 17 задержки поступает импульс, а элемент И 20 закрывается. После срабатывания триггера 21 закрываются также входы элементов И/Юи 22, Есл триггер 16 находится в состояние 1, импульс с выхода элемента И 13 переписывазт содержимое регистра 1А в ячейку блока 1 памяти с адресом, соответствующим коду на выходе регистра 9. Если триггер 16 находится в О, появляется импульс на выходе элемента И 11. Режим записи или чтения будет, повторяться до тех пор, пока импульсом с выхода линии 17 задержки триггер 21 не установится на О и откроет элемент И 10 для прохождения импульсов запуска блока 5 х: линии задержки 12 через элемент ИЛИ 6 и откроет элемент И 22 для прохождения тактовых импульсов в датчик 7, Количество обращений к блоку 1 памяти определяется элементом 17 задержки, При состоянии триггера 18 в 0 а триггера 16 в состояние 1, появляется импульс на выходе элемента И 13 и содержимое регистра 14 записывается в ячейку блока 1 памяти с адресом, определяемым кодом на регистре 9, затем импульсом с выхода схемы 8 сравнения, задержанным элементом 12, запускается блок 5, и в регистры 9 и 14, а также в триггер 16 записывается новая информация. Если триггер 16 находится в состояние Q, появляется импульс на выходе элемента И 1 1. При несовпадении информации регистра 14 и контролируемого блока 1 памяти триггер 15 устанавливается в состояние О (Неисправно) и с помощью элемента И 2 запрещает прохождение тактовых импульсов, а с помощью элемента И 10 блокирует запуск блока 5 задержанным импульсом с выхода схемы сравнения 9. При этом по состоянию выходов контролируемого блока 1 памяти, регистров 9 и 14 и датчика 7, можно определить номер неисправностей ячейки, номера разрядов с неправильной информацией и характер отказа :в блоке 1 памяти. Для продолжения проверки необходимо подать команду Пуск. При совпадении информации регистра 14 и контролируемого блока 1 памяти импульс на выходе элемента И 11 отсутствует, триггер 15 сохраняет состояние 1 (исправно),. импульсом с нь1хо-, да схемы 8-сравнения, задержанным элементом 12, запускается блок 5, и в регистры 9 и 14 и в триггер записывается новая информация. Таким образом наличие в устройстве второго элемента 17 задержки, триггеров 18 и 21, элементов И 19, 20 и 22 позволяет осуществлять ре жим долбления, т.е. многократного чтения или 3апис 1 в любую ячейку памяти в автоматическом режиме, при проверке всего объема памяти на максимальной частоте. Технико-экономическое преимущество предлагаемого устройства заключается в более высокой, по сравнению с прототипом, надежности устройства. Формула изобретения Устройство для контроля блоков памяти, содержащее генератор тактовых импульсов, триггеры, схемы сравнения, датчик случайных чисел, регистр адреса, регистрэталонных данных, блок ввода данных, первый элемент задержки, элемент ИЛИ и элементы И, причем выход генератора тактовых импульсо з соединен с первым БХО-° дом первого элемента И, второй вход которого подключен к первому Ьходу второго элемента И и выходу первого триггера, нулевой вход которого соединен с выходом третьего элемента И, первый вход которого подключен к выходу первой схемы сравнения, второ вход - к выходу второй схемы сравнения, первому входу четвертого элемен та И и входу первого элемента задерж ки, выход которого соединен с йторым входом второго элемента И, выход которого подключен к первому входу элемента ИЛИ, второй зкод которого соединен с единичным входом первого триггера, а выход - с первым входом блока ввода данных, третий вход третьего элемента Иподключен к нулевому выходу второго триггера, единич ный выход которого соединен с вторым входом четвертого элемента И, а вход с входами регистров адреса и эталонных данных, первым входом датчика случайных чисел и выходом блока ввода данных, выход регистра адреса подключен к первому входу второй схемы сравнения, выход первого элемента И соединен с вторым входом блока ввода данных и является первым выходом а выход четвертого элемента. И - с вторым выходом устройства, выход датчика случай1а1х чисел подключен к второму входу второй схемы сравнения и является третьим выходом.устройства, а выход регистра эталонных данных соединен с первым входом первой схемы сравнения и является четвертым выходом устройства, вторые входы первой схемы сравнения и элемента ИЛИ являются соответственно первым и вторым входами устройства, отличающееся тем, что, с целью повышения надежности., оно содержит второй элемент задержки, третий и четвертый триггеры, пятый, шестой и седьмой элементы И, причем, вход третьего триггера подключен к выходу блока ввода данных, а нулевой выход - к первому входу пятого элемента И, второй вход которого соединен с выходом второй схемы сравнения и первым входом шестого элемента И, выход которого подключен к входу второго элемента задержки, выход которого соединен с нулевым вхоДом четвертого триггера, единичный вход которого подключен к выходу пятого элемента И, а выход - к третьему входу второго элементам, второму входу шестого элемента И и первому входу седьмого элемента И, второй вход которого соединен с выходов первого элемента И, а выход - с вторым входом датчика случайных чисел. Источники информации, принятые во внимание при экспертизе 1.Авторское свидетельство СССР № 238236, кл. G 06 F 11/00, 1967. 2,Авторское свидетельство СССР № 610180, кл. G 06 F I1/00, 1976 (прототип).