Устройство для умножения последовательных двоичных кодов Советский патент 1989 года по МПК G06F7/52 

Изобретение otHOCHTCH к автоматике и вычислительной технике и предназначено для умножения двух чисел, синхронно поступающих в последовательном дополнительном коде, начиная с младших разрядов;

Целью изобретения является повьше- ние быстродействия.

На чертеже представлена функциональная схема устройства.

Устройство (фиг.1) содержит п-раз- рядные регистры сдвига множимого 1 и множителя 2, входы множимого 3 и множителя 4 устройства, три группы элементов И 5-7, два п-разрядных регистра 8 и 9 сдвига, трехвходовой п-разрядный комбинационный сумматор 10, три элемента И 11-13, злемент 14 задержки, выход 15 результата устройства.

Элементы И 7 первой группы служат для запрета записи младших (п-2) разрядов 2 п-разрядного произведения;

Управление запретом записи младших разрядов в регистр 8 сдвига осуществляется п-разрядным регистром 9 сдвига путем подключения его первых (п-2) инверсных выходов к соответствующим управляющим входам элемен- тов И первой группы 7.,

В исходном состоянии регистра 9 в младшем разряде хранится единица.

Устройство работает след5тощим образом.

В исходном состоянии (фиг.1) регистры 1,2,8 сдвига находятся в нулевом состоянии, а регистр 9 - единичном состоянии. С приходом в первом такте сигнала с входа управления устройства осуществляется ввод млад

со

ел а

00

о:

3

ших разрядов сомножителей X,Y с входов 3 и 4 сомножителей в регистры 1-2. Этим же сигналом осуществляется и сдвиг нулевого содержимого регистра 8 сдвига, так как первый элемент И 11 открыт сигналом с п-го выхода регистра 9.

После ввода сомножителей Х и Y в регистры 1-2 на выходе первого эле- мента И второй группы 5 будет образовано частичное произведение , соответствующее младшему разряду 2п-разрядного произведения, которое

кия и в регистр 8 сдвига во втором такте не поступит, так как (п-З)-й элемент И первой группы 7 будет закрыт сигналом с второго выхода регипоступает на первый вход п-го (стар- 15 второй разряд 2-разрядного произведе- шего) разряда п-разрядного комбинационного сумматора 10. На выходе первого элемента И третьей группы 6 будет нулевое значение из-за нулевого значения на его третьем входе. По ис-20 стра 9. Значение S сумматора 10 бу- . течении времени dC, равного времени дет записано в регистр 8 через суммирования сумматором 10, выходным (п-2)-и элемент И первой группы 7 со сигналом с элемента 14 задержки через сдвигом на один разряд вправо (в сто- второй 12 открытый элемент И осуще- рону младших разрядов по отношению

25 к сумматору 10). Одновременно с записью содержимого сумматора 10 в регистре 8 сдвига произойдет изменение состояния регистра 10, т.е. сдвиг единицы в следующий разряд. 30

ствляется запись содержимого п-разрядного комбинационного сумматора 10 в регистр 8 сдвига. Однако в первом такте (п-2)-и элемент И первой группы 7 будет закрыт сигналом с первого выхода распределителя 9. Поэтому значение п-го разряда сумматора 10 в регистр 8 не будет записано и его содержимое остается нулевым. В этом же. такте с элемента 15 задержки выполняется сдвиг единицы регист- 35 , pa- 9 из первого разряда во второй, . тем самым осуществляется подготовка к выполнению второго такта работы устройства.

Во втором такте сигналом с входа управления будут введены в регистры 1 и 2 сдвига следующие разряды сомножителей Х, Y. Одновременно предыдущие сомножители X , Y будут сдвинуты на один, разряд влево. На выходе первого элемента И второй гг)уппы 5 теперь будет образовано логическое произведение Х, Y,j, а на выходах вторых элементов И второй 5 и третьей 6 групп будут образованы логические произведения XyY и . Значение выхода первого элемента И второй группы 5 X/ji-Yx поступит на

40

45

50

В третьем такте, аналогично описанному, будет выполнен ввод следующих разрядов Xj, УЗ сомножителей в регистры 1-2 и сдвиг на один разряд влево предыдущих разрядов XдХ , и

Одновременно проиЭой;(ёт сдвиг вправо на один разряд содержимого регистра 8. Таким образом, :остаток частичного произведения, полученного во втором такте и хранящийся в.регистре 8 в начале третьего такта, окажется сдвинутым на два разряда, так как во втором такте этот остаток был записан в регистр 8 со сдвигом на один разряд.

В третьем такте эта частичная сумма регистра 8 сдвига поступит на третьи входы п-разрядного комбинационного сумматора 10, На два других его п-разрядные входы поступят логические произведения с выходов элементов И второй 5 и третьей 6 групп, причем на первый вход п-го разряда сумматора 10 поступит значение Хз YJ, на второй вход этого же разряда - попервый вход п-го разряда п-разрядного комбинационного сумматора 10, а зна- прежнему нуль; на первый и второй чения выходов вторых элементов И вто- входы (п-1)-го разряда - значения рой 5 и третьей 6 групп - на первый и второй входы (n-l)-ro разряда этого же сумматора 10. По истечении вреXjyYj и на первый и второй входы (п-2)-го разряда - Хз У. и , Поэтому частичное произведение,

57864.

мени Д суммирования на его выходах будет образовано частичное произведение

(X.,-Y,;)(X.i-Y,);

, -.)5

сТ- 02

.2,,

о 2

П-1

где Sj,S (,.1 - частичное произведение, полученное во втором такте;

ч t

значение п-го и (n-l)-ro разрядов сумматора 10 во втором такте.

Значеьше S ,,, представляет собой

кия и в регистр 8 сдвига во втором такте не поступит, так как (п-З)-й элемент И первой группы 7 будет закрыт сигналом с второго выхода регивторой разряд 2-разрядного произведе- стра 9. Значение S сумматора 10 бу- дет записано в регистр 8 через (п-2)-и элемент И первой группы 7 со сдвигом на один разряд вправо (в сто- рону младших разрядов по отношению

к сумматору 10). Одновременно с записью содержимого сумматора 10 в регистре 8 сдвига произойдет изменение состояния регистра 10, т.е. сдвиг единицы в следующий разряд.

,

В третьем такте, аналогично описанному, будет выполнен ввод следующих разрядов Xj, УЗ сомножителей в регистры 1-2 и сдвиг на один разряд влево предыдущих разрядов XдХ , и

Одновременно проиЭой;(ёт сдвиг вправо на один разряд содержимого регистра 8. Таким образом, :остаток частичного произведения, полученного во втором такте и хранящийся в.регистре 8 в начале третьего такта, окажется сдвинутым на два разряда, так как во втором такте этот остаток был записан в регистр 8 со сдвигом на один разряд.

В третьем такте эта частичная сумма регистра 8 сдвига поступит на третьи входы п-разрядного комбинационного сумматора 10, На два других его п-разрядные входы поступят логические произведения с выходов элементов И второй 5 и третьей 6 групп, причем на первый вход п-го разряда сумматора 10 поступит значение Хз YJ, на второй вход этого же разряда - попрежнему нуль; на первый и второй входы (п-1)-го разряда - значения

прежнему нуль; на первый и второй входы (п-1)-го разряда - значения

XjyYj и на первый и второй входы (п-2)-го разряда - Хз У. и , Поэтому частичное произведение, формируемое сумматором такте имеет вид

10, в третьем

(Хз-Уз)(Х2 Y3)(X,-Y3) (X3-Y,)(X,, Y,)

s-V,

де

s s

h h-1

h-7

п-г

частичное произведение, полученное в третьем такте; значения п-го и (n-l)-ro разрядов сумматора 7 в третьем такте; значение третьего разряда 2 п-разрядного произведения,

выполняется в п-м такте. 1 этом такте содержимое регистра 8 не сдвигается еще на один разряд, как в предыдущих тактах. Это достигается тем, что в п-м такте второй I2 элемент И закрыт сигналом с п-го выхода регистра 9.

После ввода знаков сомножителей в регистры 1-2 в п-м такте младшие рйз- ряды сомножителей займут п-е разряды, а знаки сомножителей - первые разряды регистров 1 и 2.

Иревый элемент И третьей группы 6 открывается сигналом с п-го ры- хода.

В зависимости от знаков сомножителей на первые и вторые входы сумматора 10 могут поступать либо множимо«

Изобретение относится к автоматике и вычислительной технике и предназначено для умножения двух чисел, синхронно поступающих в последовательном дополнительном коде, начиная с младших разрядов. Цель изобретения - повышение быстродействия. Новым в устройстве, содержащем регистры множимого и множителя, два регистра сдвига, две группы элементов И, три элемента И и элемент задержки, является введение третьей группы элементов И и комбинационного сумматора, что дало возможность выполнять операцию умножения за N тактов. 1 ил.

которое не использу-2о множитель, если их знаки отрица

ется.

В начале четвертого такта (после сдвига регистра 8) значения разрядов 5„и Й окажутся сдвинутыми в регистре 8 на два разряда по отношению к разрядам сумматора 10, т.е. значение S займет (п-2)-й, а значение S (п-З)-й разряды регистра 8

сдвига.

Работа устройства в последующих тактах аналогична рассмотренному : .

Отличие имеется в двух последних тактах, В (п-1)-м такте осуществляется округление результата операции, К значению (п+1)-го разряда частичного произведения, формируемого в (n-l)-M такте, прибавляется единица, Дпя этого в этом такте на вход пере-- носа первого (младшего) разряда сум матора 10 подается единица с (п-1)-г выхода регистра 9, тем самым на выходе сумматора 10 будет образовано округленное частичное произведение, имеющее (п+1)-й разряд. Это произведение по сигналу Запись с выхода второго 12 элемента И через элементы первой группы 7 будет записано со сдвигом на один разряд вправо в регистр 8. Таким образом, в регистре 8 окажется округленное п-раэрядное частичное произведение.

Поскольку умножение выполняется в дополнительных кодах, частичное произведение, полученное в (п-1)-м такте, является лишь псевдопроизведением,

Для праиильно1 о образования результата требуется коррекция, котора

5

0

5

Q

тельные, либо множимое, если знак множителя отрицательный, либо множитель, если знак множимого отрицательный,

Б этом и заключается коррекция результата псевдопроизведения, полученного в (п-1)-м такте работы устройства,

Дпя реализации этой коррекции н п-м такте на входы разрешения коррекции регистров 1 и 2 подается сигнал с п-го выхода регистра 9,- который формирует на параллельных выходах регистров 1 и 2 дополнительные коды от дополнительнь х кодов, хранящихся в этих регистрах, А поскольку элементы И второй 5 и третьей 6 групп управляются выходными сигналами знаковых разрядов регистров 1-2, то на выходах элементов И второй 5 и третьей 6 групп, а следовательно, и на входах сумматора 10 будут находиться правильные корректирующие слагаемые.

В п-м такте выходным сигналом с с третьего элемента И с (п-1) старших разрядов и разряда переноса п-разряд- ного комбинационного сумматора осуществляется выдача результата операции, представленного в параллельном коде, а также установка в исходное состояние регистров 1,2,8,9 сдвига, На этом работа устройства заканчивается.

0

55

Формула и :s о D р е т е н и я

Устройство для умножения последовательных двоичных кодои, содержащее п-разрядные регистры г-чк жимого и мно-

жителя, два п-разрядных регистра сдвига, первую и вторую группы п-2 и п элементов И соответственно, три элемента И и элемент задержки, причем инверсные выходы i-x разрядов первого п-разрядного регистра сдвига соединены соответственно с первыми входами элементов И первой группы (,,., .,.,п-2),отличающееся тем, что, с целью повышения быстродействия, в него введены третья группа из п элементов И и трехвходовый п-разрядный комбинационный сумматор, первый и второй входы j-ro разряда которого соединены со ответственно с выходами J-X элементов И второй и

.третьей .групп (j lп) первые

входы которых соединены соответствен- ,но с выходами j-x разрядов п-разряд- ных регистров множимого и множителя, выходы первых разрядов которых соединены соответственно с вторыми входами j-x элементов И третьей и второй групп, третий вход j-ro разряда трех- входового п-разрядного комбинационного сумматора соединен соответственно с выходом j-ro разряда второго п-разрядного регистра сдвига, информационный вход К-го разряда которого ( 2,,,,,п-1) соединен соответственно с выходом i-ro элемента И первой группы, второй вход которого соединен соответственно с выходом суммы 1-го разряда трехвходового п-разрядного комбинационного сумматора (,,,. .,,,п), и выходом 1-го разряда результата устройства, входы множимого и множителя которого соединены соответственно с информационными входами п-разрядных регистров множимого и множителя, входы сдвига которых соединены с входом управления устройства, первым входом первого элемента И и входом элемента задержки, выход которого соединен с первыми входами второго и третьего элементов И, вторые входы первого и второго элементов И и второй инверсный вход третьего элемента И соединены с инверсным выходом п-го разряда первого п-раз- рядного регистра сдвига, третьим входом первого элемента И третьей группы и входами разрешения коррекции п-разрядных регистров множимого и множителя, установочные входы которых соединены с установочным входом первого п-разрядного регистра сдвига, выходом третьего элемента И и установочным входом второго п-разрядного регистра сдвига, входы сдвига и разрешения за- п иси которого соединены соответственно с выходами первого и второго элементов И, выход (n-l)-ro разряда первого п-разрядного регистра сдвига соединен с входом переноса трехвходового п-разрядного комбинационного сумматора, выходы переноса и второго разряда которого соединены соответственно с входами п-го и первого разрядов второго п-разрядного регистра сдвига и выходами п-го и младшего разрядов результата устройства.