Устройство для деления двоичных чисел Советский патент 1989 года по МПК G06F7/52 

Изобретение относится к вычислительной технике ,в частности, к электронным вычислительным цифровым машинам. Цель изобретения - повышение быстродействия. В устройство, содержащее регистры делителя 1, делимого 2, частного 3, сумматор 4, блок управления 5, триггер 6, коммутатор 7, формирователь 8 сигнала сдвига, введены коммутатор 9, элементы И-ИЛИ 10,11, элементы И 12,13 и элемент НЕ 14, что дало возможность проводить вычисления непосредственно с операндами, заданными в дополнительных кодах, и получать частное также в дополнительном коде. 1 ил.

t

СО

vl

а

мого 2, частного 3, сумматор 4, блок управления 5, триггер 6, коммутатор 7, формирователь 8 сигнала сдвига, яв(дены коммутатор 9, элементы И- ИШ1 10, 11, -элементы Н 12, 13 и элеИзобретение относится к вычислительной технике, в частности к электронным цифровым вычислительным машинам.

Целью изобретения является повышение быстродействия.

Для обеспечения получения цифр -частного в старшем (знаковом) разряде регистра делимого при различных сочетаниях знаков операндов необходи- МО перед началом циклов деления произвести инвертирование значения старшего разряда регистра делителя, т.е. при положительном делителе установить его в единичное состояние, а при отрицательном - в нулевое. Эти установки выполняются с помощью первого и второго элементов И.

Возможнос1ъ записи в регистр част ного как прямого, так и инверсного значений цифр частного, так как результаты деления могут быть разных знаков, осуществляется с помощью элемента И-ИЛИ.

Переключение кода делителя при его алгебраическом сложении с кодом остатка (если знаки остатка и делителя совпадают, то на сложение подается дополнительный код содержимого регистра делителя, в противном случае - прямой) реализуется с помощью первого элемента И-ИЛИ и элемента НЕ

Для образования сигнала сдвига FC используются прямые значения d, dJ и d разрядов делителя. Когда же делитель отрицателен, необходимо проинвертировать значения перечисленных разрядов перед их подачей на формирователь сигнала сдвига. При зтом необходимо выделить случай равенства делителя минус 1/2, при котором дополнительный код имеет вид 1.1000... Инверсные значения разрядов d, этого кода равны единице, что совпадает, с их значениями при прямом коде делителя. Поятому инвертиров;1ние -значений d, d j и d4 в этом случае не должно производить

мент НЕ 14, что дало возможность проводить вычисления непосредственно с операндами, заданными в дополнительных кодах, и получать частное также в дополнительном коде. 1 ил.

5

0 5

0 5

0

5 г

0

ся. Переключение кодов dj, d и d осуществляется с помощью коммутатора.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит регистры I, 2 и 3 делителя, делимого и частного соответственно, сумматор 4, блок 5 управления, триггер 6, первый коммутатор 7, формирователь 8 сигнала сдвига, второй коммутатор 9, элементы И-ИЛИ 10 и 11, первый 12 и второй 13 элементы И, элемент НЕ 14, информационный вход 15 устройства и выход 16 устройства.

Устройство работает следующим об- ргзом.

Устройство выполняет деление 4- разрядных нормализованных двоичных чисел, представленных в дополнительных кодах, частное также образуется в дополнительном коде с точностью до единицы младшего вычисленного разряда. Для повьш ения точности необходимо вычислить один дополнительный разряд. Регистры 1 и 3 имеют по одному дополнительному разряду, регистр 2 и сумматор 4 - два дополнительных разряда. Регистры 2 и 3 содержат цепи сдвига влево, регистр 1 может быть несдвиговым.

Установка триггера 6 модет производиться только при наличии единичного сигнала на одном из его управляющих входов. При этом триггер 6 устанавливается в единичное состояние, если на его соответствующем информационном входе также имеется единичный сигнал, в противном случае триггер устанавливается в нулевое состояние.

Перед началом деления код делимого хранится в регистре 2, код делителя - в регистре 1, регистр 3 находится в нулевом состоянии. В начале вьтолне- ния операции по управляющему сигналу с соответствующего выхода блока 5 производится установка триггера 6 в единичное состояние, если в старшем разряде регистра 2 записан нулевой

код, что соответствует положительному делимому, В противном случае три гер 6 устанавливается в нулевое состояние. По этому же управляющему сигналу через первый 12 и второй 13 элементы И производится инвертирование содержимого старшего разряда регистра 1. С этого момента нулевое состояние старшего разряда регистра

1соответствует отрицательному, а единичное состояние - положительному делителю. Соответственно этому через коммутатор 9 на формирователь 8 проходит прямой код разрядов d , d и d если содержимое старшего разряда регистра 1 do l . Е сли же и d,0, на формирователь 8 подается инверсный код этих разрядов: d, d и d4. При d,0 и d,l на выходе коммутатора 9 нулевой код, что соответствует значению ,0, если модуль делителя равен 1/2. На другой вход формирователя 8 через коммутато

7поступает содержимое пяти старших разрядов регистра 2 в прямом коде, если триггер 6 находится в нулевом состоянии, или в инверсном - в противном случае. На основе поступающих сигналов в формирователе 8 вырабатывается единичное или нулевое значение сигнала, которое подается на первый вход блока 5 управления. Если F,l, то цикл деления содержит только совместный сдвиг регистров 2 и 3, который производится по управляющему сигналу с соответствующего выхода блока 5. В процессе каждого сдвига содержимое старшего разряда регистра

2передается через элемент И-ИШ1 iO

8младший разряд регистра 3 прямым кодом, если старший разряд регистра 1 находится п единичном состоянии,

и инверсным кодом - в противном случае. Если , то в цикле сначала выполняется сложение кодов регистров 1 и 2, а затем совместный сдвиг регистров 2 и 3 влево .Если знаки остатка и делителя не совпадают, о чем свидетельствует разное состояние триггера 6 и старшего разряда регистра 1, то на выходе элемента И-ИЛИ 11 вырабатывается единичный сигнал, который подается на вход элемента НЕ 14 и вход блока 5. При этом на выходе элемента НЕ 14 - нулевой сигнал, а на соответствующем выходе блока 5 - единичный. Этот сигнал подается на вход управления выдачей

5

0

5

0

5

0

5

0

5

прямого кода регистра 1 на сумматор 4. Коли тиаки остатка и делителя con- падают, то на выходе элемента И-ИЛИ II - нулевой сигнал, а на выходе элемента НЕ 14 и, следовательно, на входе блока 5 - единичный. В результате этого на соответствующем выходе блока 5 появляется единичный сигнал, который по/1,ается на вход управления выдачей дополнительного кода регистра 1 на сумматор 4. Дополнительный код регистра 1 представляется как ei O инверсны код и единичный сигнал, подаваемяй на вход переноса младшего разряда 1-егистра сумматора 4. Независимо от ида кода, подаваемого из регистра 1, на другом входе сумматора 4 всегда находится прямой код ре гистра 2. Поступившие коды складываются и код их cyMMij записывается в регистр 2, одновременно старшим разрядом суммы производится текущая установка триггера 6. Запись кода суммы в регистр 2 и установка триггера 6 выполняются но единичному сигналу на соответствующем выходе блока 5. Независимо от выполняемых действий в каждом цикле в старшем разряде регистра 2 образуется одна цифра частного в прямом коде, если делимое положительное, и в инперсном, если делимое отрицательное. Эта цифра без инвертирования или с инвертированием передается через элемент И-ИЛИ 10 в младший разряд регистра 3 во время совместного сдвига регистров. Среднее количество определяемых разрядов частного за одно сложение равно трем.

Формула изобретения

Устройство для деления двоичных чисел, содержащее регистры делителя, делимого и частного, сумматор, блок управления, триггер, первый коммутатор и формирователь сигнала сдвига, выход которого соединен с входом формирования сигнала управления сдвигом блока управления, первый выход которого соединен с входами управления сдвигом регистров делимого и частного, второй и третий выходы блока управления соединены с входами управления выдачей соответственно дополнительного и прямого кодов регистра делителя, информационный вход которого соединен с информационным входом устройства, выход которого соединен

с выходом pei HCTpa частного, выход регистра делителя соединен с первым информационным входом сумматора, второй информационный вход которого соу- динен с выходом регистра делимого, информационный вход которого соединен с выходом результата сумматора, выход старгаег О разряда которого соединен с информационным входом тригге- ра, первый вход установки в 1 которого соединен с четвертым выходом блока управления и входом разрешения записи регистра делимого, прямой и инверсный выходы пяти старших раз- рядов которого соединены соответственно с первым и вторым информационными входами первого коммутатора, выход которого соединен с первым входом формирователя сигнала сдвига, пятый выход блока управления соединен с вторым входом установки в 1 триггера, прямой и инверсный выходы которого соединены соответстве нно с первым и вторым управляющими входами первого коммутатора, отличаю- щ ё ее я тем, что, с целью повышения быстродействия, в него введены второй коммутатор, два элемента И- ИЛИ, два элемента И и элемент НЕ, выход которого соединен с входом формирования сиг нала управления выдачей дополнительного кода блока управ ления, вход формирования сигнала управления выдачей прямого кода которого соединен с входом элемента НЕ и выходом первого элемента И-ИЛИ, первый вход которого соединен с пер

выми входами первого элемента И и второго элемента И-ИЛИ, первым управляющим Входом второго коммутатора и прямым выходом старшего разряда регистра делителя, инверсный выход старшего разряда которого соединен с вторым управляющим входом второго коммутатора, вторыми входами первого и второго элементов И-ИЛИ и первым входом второго элемента И, второй вход которого соединен с пятым выходом блока управления и вторым входом первого элемента И, выход которого соединен с входом установки в О старшего разряда регистра делителя, вход установки в 1 старшего разряда которого соединен с выходом второго элемента И, прямые и инверсные выходы соответственно второго, третьего и четвертого разрядов регистра делителя соединены соответственно с первым и вторым информационными входами второго коммутатора, выход которого соединен с вторым входом формирователя сигнала сдвига, прямой выход старшего разряда регистра делимого соединен с третьим входом второго элемента И-ИЛИ, четвертый вход которого соединен с инверсным выходом старшего разряда регистра делимого и вторым информационным входом триггера, прямой и инверсный выходы которого со(динены соответственно с третьим и четвертым входами первого элемента И-ИЛИ, выход второго элемента И-ИЛИ соединен с входом мпадшего разряда регистра частного.