Аналого-цифровой преобразователь последовательного приближения Советский патент 1989 года по МПК H03M1/38 

Изобретение относится к электроизмерительной и вычислительной технике и может быть использовано в устройствах преобразования непрерывного сигнала в цифровой код.

Цель изобретения - повьшение быстродействия.. .

На чертеже приведена функциональная блок-схема сменного аналого-циф- рового прео бразователя (АЦП) последовательного приближения

Преобразователь содержит тактовый генератор 1, распределитель 2 тактовых импульсов, сравнивающее устройство 3, цифроаналоговьй преобразователь (ЦАП) 4, управляющие ячейки 3-7 старших разрядов, управляющие ячейки 8 и 9 младших разрядов, управляющую ячейку 10 дополнительного разряда, D-триггер 11, элемент ИШ-1 1 2 управ- ляющей ячейки 5 старшего разряда, D-триггер 13, элемент ИЛИ 14, элемент И 15 в управляющих ячейках 6-10 остальных разрядов, инвертор 16, элемент ИЛИ 17, элементы 18-20 переноса единицы.

Gf5

Управляющие ячейки разрядов и распределитель тактовых импульсов выполненный, например, аналогично известному.

Преобразователь работает следующим образом.

В исходном состоянии на всех прямых выходах распределителя 2 тактовы импульсов - состояние логического нуля, а на инверсных выходах - состояние логической единицы, логической единицей с инверсного выхода первого разряда распределителя 2-через элемент ИЛИ 12 управляющей ячейки 5 первого старшего разряда включен первый старший разряд ДАН 4, одно- временно логическим нулем с прямого выхода третьего разряда распределителя 2 через инвертор 16, элемент ИЛИ 17 и управляющую ячейку 8 первого младшего разряда включен также первый разряд в группе младших разрядов ЦАП 4. При этом сравнивающее устройство 3 сравнивает входной сигнал АЦП с выходным сигналом ЦАП 4. Если, например, зФовень входного сигнала АЦП больше, тогда с выхода сравнивающего устройства 3 поступает логическая единица на вход D-тригге- ра 11 управляющей ячейки 5 первого старшего разряда,

С приходом на вход распределителя 2 с тактового генератора 1 первого тактового импульса на прямом вы- ходе первого разряда распределителя 2 устанавливается логическая едини- ница, которая через элемент И 15 управляющей ячейки 6 вклзочает вто

0 0

5

0

5

логический сигнал в зависимости от результата сравнения сранивающего устройства 3 через элемент ИЛИ 14 и И 15 выключит или оставит включенным второй разряд ЦАП 4, Таким образом,- осзш;ествляется процедура после- довательного кодирования группы старших разрядов АЦП при постоянно включенном первом разряде в группе младших разрядов ЦАП 4. Результат кодирования старших разрядов с выходов управляющих ячеек 5-7 поступает на входы элементов 18-20 переноса единицы.

I

На третьем такте логическая единица с прямого выхода третьего разряда распределителя 2 через допол- нитёльнздо управляющую ячейку 10 вклю-: чит дополнительный разряд ЦАГ1 4 и одновременно через инвертор 16, эле-с мент ИЛИ 17 и управляющую ячейку.8 выключит первый в группе младших разрядов 1Щ1 4..

Сравнивающее устройство 3 сравнивает входной сигнал с сигналом с выхода ЦА11 4, если, например, уровень входимого сигнала больше, дополнитель- ньй разряд ЦАП 4 остается включенным, при этом единшда с выхода управляющей ячейки 10 поступит на второй вход элемента 20 переноса единицы и произойдет коррекция выходного кода старших разрядов АЦП на выходах переноса элементов 18-20 переноса единицы. При этом код на выходах управляющих ячеек 5-7 старших разря

Изобретение относится к электроизмерительной и вычислительной технике и может быть использовано для преобразования непрерывных сигналов в цифровой код. Изобретение позволяет повысить быстродействие аналого-цифровых преобразователей последовательного приближения за счет исправления динамической ошибки, допущенной при сравнении старших разрядов ЦАП и исключения повторного их включения при коррекции их кода. На сравнивающее устройство поступает входной сигнал с выхода ЦАП. В исходном состоянии распределитель тактовых импульсов устанавливает в единицу первые управляющие ячейки старших и младших разрядов и включаются соответствующие разряды ЦАП. Управляющая ячейка удерживает включенным первый разряд в группе младших разрядов ЦАП пока происходит сравнение старших разрядов ЦАП, после этого на дополнительную управляющую ячейку поступает единица с распределителя и включается дополнительный разряд ЦАП. Наличие дополнительного разряда ЦАП позволяет исправлять динамические ошибки, допущенные при сравнении старших разрядов, сигнал коррекции кода старших разрядов поступает с выхода дополнительной управляющей ячейки на вход схемы переноса единицы. 2 з.п. ф-лы, 1 ил.

рой старший разряд ЦАП 4, одновремен-40 дов и, следовательно, на входе старно логический нуль с инверсного выхода первого разряда распределителя 2 переводит D-триггер 11 управляющей ячейки 5 первого старшего разряда в режим хранения информации, логическая единица с выхода D-триг- гера 11 через элемент ИЛИ 12 оставляет включенньц первый разряд ЦАП 4, Сравнивающее устройство 3 вновь сравнивает входной сигнал АЦП с вы- ходным сигналом ЦАП 4о

На втором такте логическая единица с прямого выхода второго разряда распределителя 2 через управляющую ячейку 7 включит следующий третий старший разряд ЦАП 4 и одновременно переведет на хранение D-триггер 13 управляющей ячейки 6 второго старшего разряда, с выхода D-триггера 13

ших разрядов ЦАП 4 не изменится. На следующем такте вютючается первый разряд в группе младших разрядов и продолжается процедура последовательного приближения и кодирования младших разрядов АЦП. Таким образом, в предлагаемом АЦП происходит исправление динамической ошибки, допущенной при сравнении старших разрядов

ЦАП 4, не превьш1ающей по величине половину веса дополнительного разряда. При этом в процессе коррекции не происходит повторного переклоче- ния старших разрядов ЦАП. Это исключает необходимость затраты дополнительного времени на установление пе-- реходных процессов старших разрядов ЦАП и, соответственно, позволяет по- высить быстродействие АЦП.

Формула изобретения

на D-триггере и элементе ИЛИ, элемен те первый вход которого объединен

вторрй и третьей управляющих ячеек старших и дополнительного разрядов соедине- 40 с С-входом D-триггера и является ны соответственно с первым,вторым и тре- первым входом управляющей ячейки, тьим прямыми выходами распределителя импульсов, четвертый и пятый прямые выходы,которого соединены соответственно со вторым входом элемен- g которого соединен с первым входом та ИЛИ и третьим входом второй управ- элемента И, второй вход которого являющей ячейки младших разрядов, вы- ляется третьим входом управляющей ход элемента ИЛИ соединен с. третьим ячейки, выход элемента И является входом первой управляющей ячейки - выходом управляющей ячейки.

вторым входом которой является D-вход D-триггера, вьпсод которого соединен с вторым входом элемента ИЛИ, выход

младших разрядов, третий прямой выход распределителя импульсов соединен, с входом инвертора, выходы первой, второй и третьей управляющих ячеек старших разрядов соединены с первыми входами первого, второго и третьего элементов переноса единица соответственно, вторые входы первого и второго элементов переноса единицы соединена соответственно с первыми выходами второго и третьего элементов переноса единицы, выход управляющей ячейки дополнительного разряда соединен с вторьп-i входом .третьеЕо элемента переноса единицы, первый выход первого и вторые выходы второго и третьего элементов переноса единицы являются выходной шиной старших разрядов,

2,Преобразователь по п. 1, о т лич.ающийся тем, что перва управляющая ячейка старшего разряда вьшолнена на D-триггере и элементе ИЛИ, первый вход которого объединен с С-входом D-триггера и является первым входом управляющей ячейки, вторым входом которой является D-вх D-триггера, выход которого соединен

с вторым входом элемента ИЛИ, выход которого является выходом управляющей ячейки.

3,Преобразователь по п 1, о т- личающийся тем, что вторая и третья управляющие ячейки старших разрядов, дополнительного разряда и младших разрядов вьшолнены каждая

на D-триггере и элементе ИЛИ, элементе первый вход которого объединен

с С-входом D-триггера и является первым входом управляющей ячейки, которого соединен с первым входом элемента И, второй вход которого является третьим входом управляющей ячейки, выход элемента И является выходом управляющей ячейки.

с С-входом D-триггера и является первым входом управляющей ячейки, которого соединен с первым входом элемента И, второй вход которого является третьим входом управляющей ячейки, выход элемента И является выходом управляющей ячейки.

вторым входом которой является D-вхо D-триггера, вьпсод которого соединен с вторым входом элемента ИЛИ, выход

J&.

I

±3.

.

.&

EU

}

§9

г