Логический элемент Советский патент 1989 года по МПК H03K19/94 

в 8

Изобретение относится к вычислительной технике и может быть использовано в БИС ОЗУ на КЩ11-транзисто- рах при построении детекторов изменения адресных сигналов для выполнения операции ИЛИ-НЕ над сигналами от детекторов изменения отдельных адресов.

сирующего транзистора 4 поддерживается напряжение логической 1 и транзистор 4 закрыт.

Таким образом, в статическом режиме отсутствует протекание тока, следовательно, схема не потребляет мощность.

В активном режиме при переключе

Изобретение относится к вычислительной технике и может быть использовано в БИС ОЗУ на КМДП-транзисторах при построении детекторов изменения адресных сигналов для выполнения операции ИЛИ-НЕ над сигналами от детекторов изменения отдельных адресов. Цель изобретения - повышения быстродействия и уменьшение потребляемой мощности. Логический элемент содержит группу транзисторов 1 N - типа, форсирующий 4 и нагрузочный 5 транзисторы P - типа, управляющий инвертор 7, группу транзисторов 9 N- типа, нагрузочный транзистор 10 P- типа, управляющий элемент И-НЕ 11. Введение группы транзисторов 9 N- типа, нагрузочного транзистора 10 и управляющего элемента И-НЕ 11 позволяет снять ограничение на крутизну форсирующего транзистора 4 и тем самым повысить быстродействие логического элемента при его переключении из состояния логического "0" в состояние логической "1". При переключении логического элемента в состояние логического "0" отсутствует сквозной ток через форсирующий транзистор 4 и группу транзисторов 1, что приводит к уменьшению потребляемой мощности. 1 ил.

Цель изобретения - повышение быст-10 чии в состояние О хотя бы на один

15

родействия и уменьшение потребляемой мощности.

На чертеже дана схема логического злемента.

Схема содержит первую группу из параллельно соединенных транзисторов п-типа 1, включенную между общей шиной 2 и.выходом 3 элемента, форсирующий 4 и первый нагрузочный 5 транзисторы р-типа, включенные между ши- 0 ной б питания и выходом 3 злемента, управляющий инвертор 7, причем затворы входных транзисторов 1 являются вxoдaмIi 8 злемента, затвор первого нагрузочного транзистора 5 соединен с общей шиной 2, выход злемента 3 соединен с входом управляющего инвертора 7, а также вторую группу из параллельно соединенных транзисторов

из входов 8 подается напряжение ло- II4II

гическои

Ч

и открываются соот 5

ветствующие входные транзисторы 1 и 9. ПОСКОЛЬКУ крутизна входных транзисторов выбирается значительно большей по сравнению с крутизной нагрузочных транзисторов, то на выходе 3 и втором входе 13 управляющего элемента 11 устанавливается напряжение логического О, а на выходе управляющего инвертора 7 и первом входе 12 управляющего элемента 11 - логической 1.

К режиме обратного переключения, т.е. при переключении и 1, на всех входах 8 устанавливается напряжение логического О и все входные транзисторы 1 и 9 закрываются. При этом на втором входе 13 управп-типа 9, второй нагрузочньй транзис-- 0 ляющего элемента 11 появ.чяется напря- тор р-типа 10 и управляющий элемент жеиие логической 1, в результате И-НЕ 11, причем вторая группа входных транзисторов 9 включена между

общей шиной 2 и стоком второго начего на выходе управляющего элемента 11 формируется напряжение логического О. При этом открывается

грузочного транзистора 10, исток ко- 35 форсирующий транзистор 4 и на выхоторого соединен с шиной 6 питания, де 3 формируется напряжение логичеса затвор - с общей шиной 2, первьй

вход 12 управляющего злемента И-НЕ 11

соединен с выходом управляющего ин40

вертора 7, второй вход 13 - со стоком второго нагрузочного транзистора 10, а выход - с затвором формирующего транзистора 4.

Принцип действия логического злемента заключается в следующем. 45

В статическом режиме на всех входах 8 поддерживается напряжение логического О. При этом все входные транзисторы 1 и 9 закрыты и благодаря открытым нагрузочным транзис- торам 5 и 10 на выходе 3 и втором входе 13 управляюшего элемента 11 поддерживается напряжение логической 1. Поскольку вход инвертора 7 подключен к выходу 3 элемента, то на выходе инвертора 7 и первом входе 12 элемента 11 поддерживается напряжение логического О. Бла1 одаря этому на выходе элемента 11 и злтворе фор1 . Это приводит к переключению управляющего инвертора 7 и формированию напряжения логического О на первом входе 12 управляющего элемента 11. В результате закрывается форсирующий транзистор 4. При этом напряжение логической 1 на выходе 3 поддерживается с помощью маломощного нагрузочного транзистора 5.

Формула из обре тения

Логический элемент, содержащий первую группу из параллельно соединенных входных транзисторов п-типа, включенную между ofnueii шиной и выходом элемента, форсируюшлй и первый нагрузочньй транзисторы р-типа,включенные между шиной питания и выходом элемента, .чя101 1ий пшзераор, затворы входных транзпстороя япляются входами элемента, чатво) iiopnoi o нагрузочного трак; 1ч-торя сгч пинен с

8 подается напряжение ло- II4II

Ч

и открываются соот5

0

5

ветствующие входные транзисторы 1 и 9. ПОСКОЛЬКУ крутизна входных транзисторов выбирается значительно большей по сравнению с крутизной нагрузочных транзисторов, то на выходе 3 и втором входе 13 управляющего элемента 11 устанавливается напряжение логического О, а на выходе управляющего инвертора 7 и первом входе 12 управляющего элемента 11 - логической 1.

К режиме обратного переключения, т.е. при переключении и 1, на всех входах 8 устанавливается напряжение логического О и все входные транзисторы 1 и 9 закрываются. При этом на втором входе 13 управ1 . Это приводит к переключению управляющего инвертора 7 и формированию напряжения логического О на первом входе 12 управляющего элемента 11. В результате закрывается форсирующий транзистор 4. При этом напряжение логической 1 на выходе 3 поддерживается с помощью маломощного нагрузочного транзистора 5.

Формула из обре тения

Логический элемент, содержащий первую группу из параллельно соединенных входных транзисторов п-типа, включенную между ofnueii шиной и выходом элемента, форсируюшлй и первый нагрузочньй транзисторы р-типа,включенные между шиной питания и выходом элемента, .чя101 1ий пшзераор, затворы входных транзпстороя япляются входами элемента, чатво) iiopnoi o нагрузочного трак; 1ч-торя сгч пинен с

5:506

общей шиной, выход элемента соед{111ен с входом управляющего инвертора, о т- личающийся тем, что, с целью повышения быстродействия и уменьшения потребляемой мощности элемента, в него введены вторая группа из параллельно соединенных входных транзисторов п-типа, второй нагрузочный транзистор р-типа и управляющий эле- Q мент И-НЕ, причем вторая группа входСоставитель А.Цехановский Редактор С.Патрушева Техред М.Моргентал Корректор О.Кравцова

Заказ 5446/55

Тираж 884

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва,.Ж-35, Раушская наб., д. 4/5

. -.,«.-. - . - - - - - - - - - - - --- - - -- - - - - - - - - - - .

Производственно-издательский комбинат Патент, г.Ужгород, ул. Гагарина,101

426

ных транзисторов включена между обшей ши}1ой и стоком второго нагрузочного транзистора, исток которог о соединен с шиной питания, а затво;- - с общей шиной, первый вход управляющего элемента И-НЕ соединен с выходом управляющего инвертора, второй вход - со стоком второго нагрузочного транзистора, а выход - с затвором форси- рующего транзистора.

Подписное