Частотно-фазовый детектор Советский патент 1989 года по МПК H03K9/10 H03K9/06 

ел

ел

01

со

Изобретение относится к импульсной технике и может быть использовано в системах частотно-фазовой автоподстройки частоты. Частотно-фазовый детектор содержит двухполярный источник 3 опорных напряжений, ключи 6-8, генератор 4, блок 5 выборки и хранения, формирователь 1 импульсов управления преобразователем разности частот. Введение в частотно-фазовый детектор формирователя 2 импульсов управления преобразованием разности фаз и ключа 9 позволило расширить его функциональные возможности путем формирования выходного напряжения, зависящего и от разности фаз входных сигналов. 3 ил.

(pu.i

31 15359

Изобретение относится к импульсной технике и может быть использовано в системах частотно-фазовой автопод- частоты.

Целью изобретения является расширение функциональных возможностей путем формирования выходного напряжения, зависяш.его лополнительно от разности фаз входных сигналов.)0

На фиг.1 приведена функциональная схема частотно-фазового детектора; на фиг.2 и 3 - временные диаграммы его работы.

lacTOTHo-фазовый детектор содержит 15 формирователь 1 импульсов управления преобразованием разности частот, форг мирователь 2 и пyльcoв управления преобразованием разности фаз, двупо- лярный источник 3 опорных напряжений, 20 интегратор , блок 5 выборки и хранения, ключи 6 - 9 и выходные шины 10 и 11 двуполярного источника 3 опорных напрян ений, при этом выходная шина 10 источника 3 опорных напряжений сое- динена через ключ 6 с первым входом интегратора А, а выходная шина 11 источника 3 опорных напряжений через ключи 7 и 9 с вторым и четвертым

входами HbiTerpaTopa

выход KOTL . О

соединен с входом блока 5 выбор 1 :и и хранения, выход которого соединен с выходной шиной и через ключ 8 с третьим входом интегратора 4, причем входы формирователя 1 импульсов уп- равления преобразованием разности частот соединены с входными шинами, первый выход - с управляющим входом ключа 6 и первым входом формирователя 2 импульсов управления преобразованием разности фаз, второй выход - с управляющими входами ключей 7 и 8, а третий выход - с управляющим входом блока 5 выборки и хранения. Управляющий вход ключа 9 соединен с выходом формирователя 2 импульсов управления преобразованием разности фаз, второй вход которого соединен с вторЬ1м входом формирователя 1 импульсов управления преобразованием разности частотФормирователь 1 импульсов управления преобразованием разности частот может быть выполнен на триггерах 12 - 1б, элементах И-НЕ 17 и 18, резисторе 19 и конденсаторе 20, при этом С-вхор триггера 12 соединен с входной шиной 21 устройствгэ, инверсный выход - с С-входом триггера 1 и первым вхорс м элемента И-ИЕ 17, а прямой выход

0

0

5 0 з

г

с первым входом элемента И-НЕ 18, второй вход которого соединен с прямым выходом триггера 1 и вторым входом элемента И-НЕ 17, выход которого соединен с С-входами триггеров 15 и 16. Прямой выход триггера 15 соединен с обшей шиной через включенные последовательно резистор 19 и конденсатор 20, объединенные выводы которых подключены к R-входу триггера 15, прямой вых од которого соединен с S-входом триггера 1б, выход которого соединен с R-входом триггера 13, С- вход которого соединен с второй входной шиной 22 устройства. Первый выход формирователя 1 импульсов управления преобразованием разности частот соединен с выходом элемента И-НЕ 18 и выходной шиной 23, второй выход - с прямым выходом триггера 13 и выходной шиной 2, а третий выход - с элемента И-НЕ 17 и выходной шиной 25.

Формирователь 2 импульсов управления преобразованием разности фаз может быть выполнен на триггере 2б и элементе И-НЕ 27, выход которого подключен к управляющему входу ключа 9. а входы - к шине 23 и выходу триггера 2б, С-вход которого соединен с шиной 22 устройства.

Интегратор может быть выполнен на операционном усилителе 28 с конденсатором 29 в цепи отрицательной обратной связи и суммирующими резисторами

30 - 33 на входе.

Блок 5 выборки и хранения может быть выполнен на соединенных последовательно ключе З , резисторе 35 и конденсаторе Зб, объединенные-выводы последних подключены к входу повторителя на операционном усилителе 37, при этом управляющий вход ключа З соединен с шиной 25, вход ключа З - с выходом интегратора Ц, второй вывод конденсатора Зб - с общей шиной, а выход усилителя 37 - с выходной шиной устройства.

Рассмотрим работу детектора при подаче на шину 21 импульсов опорной частоты f, а на шину 22 - импульсов подстраиваемой частоты - f. Работа зависит от соотношения частот. На фиг,2 приведены диаграммы для случая равенства частот: , соответствующего синхронизму в системе частотно- фазовой автоподстройки частоты (ЧФЛП).

Импульсы на шине 21, следующие с частото f, (фиг. 2, Of), / елятся на 2 триггером 12 (фиг.2,5), по положительным перепа/1ам выходного напряжения которого происходят переключения триггера 1 (фиг,2,в). Период этого напряжения, имеюи1ий длительность , A/f, задает время цикла, соответствующее интервалу t ,.,.,t (фиг.2,7). На выходе элемента 17 выделяются периодические импульсы, управляющие выборкой (фиг.2,), их временное положение соответствует интервалу U tpt, в первом цикле длительностью Т, 1/f. На выходе элемента 18 выделяются смем(ные импульсы той же длительности T,1/f, несущие информацию с о частоте f,, временное положение соответствует интервалу U t,t, в пер- вом цикле (фиг.2,е). Для выделения интервалов, несущих информацию о частоте следования импульсов f-j, используются триггеры 13, 15 и 16. По положительному перепаду выходного напря- женил элемента 17 на выходе триггера 15 в каждом цикле формируется короткий импульс (фиг . 2 ,). /1о поступления этого импульса триггер 1б был установлен в нулевое положение, при этом напряжение на его прямом выходе имело низким уровень, соответствующий О . Поступая на R-вход триггера 13, это напряжение улерживает его от переключений. Поспе поступления импульса на S-вход триггера 1б последний переклю- чается в 1, блокировка триггера 13 прекращается, он начинает переключаться импyльca и, поступаюи/ими на С-вхо триггера 13. После второго переключения на выходе триггера 13 формируется положительный перепад напряжения (фиг.2,и), под действием которого триггер 1б возвращается в исходное нулевое положение, при котором триг- гер 13 блокируется. В результате на выходе триггера 13 формируются импульсы длительностью ,,, несущие информацию о частоте f, их. временное положение соответствует интервалу 3 первом цикле. Фазовые интервалы выделяются с помощью формирователя 2. Импульсы с шины 22, поступая на С-вход триггера 26, переключают его, вызывая формирование прямоугольного напряжения (фиг.2,к), которое поступает на вход элемента 27, на другой вход которого поступает напряжение с выхода элемента 18 фор

Q 5 0 5 л ,

0

мирователя 1. На выходе э;1емснта 27 формируются импульсы, времеьнюе положение которых соответствует фазовому интервалу I в первом цикле. Их частота составляет половину от лшкси- мально возможной.

Под действием импульсов управления происходит протекание токов перезаряда конденсатора интегратора, что вызывает форь ирование выходного напряжения интегратора. Б интервале U, первого цикла отпирается ключ 6, в интервале и, - ключи 7 и 8, г- в I-,H- тервале 1 - ключ 9. Это вызывает протекание токов перезаряда; в интервале и, - тока Ij,,U 01/F, ., протекающего в цепи первого входа под действием напряжения Г(,, выхода 11 стои- ника 3, в интервале 1) т - тока I р, -U(,/P,, протекающего в цепи второго входа под действием напряжения - U ц. выхода 10 источника 3 и обратной связи 1об-р.е I- BH -сс протекйюи .его в цепи третьего входа под действием выходного напряжения де ектора, в интервале IU тока 1 oз o7/ 3 Ле R,, Р., , Г,, и ROC сопротивления резисторов ЗС, 31, 33 и 32 соогветственио. Для диаграмм фиг. 2 форм роБани - ряя ;еь,ия интегратора во втором и пос- ледуюи|,их циклах происходит аналогимно рассмотренному. В интергйле U, когда токи перезаряда отсутствуют, напряжение интегратора не меь1яется, график (фиг.2,м) имеет плоский участок, происходит вьборка, импульсом упоавлеьия с шины 25 отпирается ключ 3, конденсатор 36 заряжается до максимального значения выходного напря г;ения интегратора, а через усилитель 37 это напряжение поступает на выход детектора,

Работы схемы при f. T f пoяc Reтcя с помошью диаграмм фиг.З для случая f, f. Детектор предназ1-1ачен для работы при соотношении частот i -/i, 70,5.

Формирование интервалов времени

Up и г,, длительностью i, f.l/f , производится триггерами 12 и lA и логическими элементами 17 и 18 так же, как в предыдущем слу|-1зе. Длитег ьност ь цикла преобразования по-прежнему равна ., . Однйко временное положение интервалов премсни U j в отличие от предыдущего меняется от цикла к циклу, при этом интервал Uj, каждого цикла, когда напряжение интерг.зла не меняется, используется для выборки.

Максимальное знамение напряжения интегратора и выходное напряжение детектора (фиг.3,н) также меняются от цикла к циклу. Если разность частот невелика, выходное напряжение имеет переменную состаоляюшую треугольной формы. В результате на выходе детектора формируется напряжение, имеюш.ее две составляющие, одна из которых зависит от разности частот, другая - от разности фаз. Сигнал установки в О триггера 1б используется в случае, когдо из-за большой длительност интервала U триггер 13 не успевает переключиться своевременно.

Предлагаемый частотно-фазовый детектор превосходит по быстродействию известные. Это позволяет при его применении улучшить качество систем ЧФАП. Его быстродействие при преобразовании разности частот и разности фаз практически такое же, как и при применении отдельных частотного и фазового детекторов. Система Мф/ П с предлагаемым детектором имеет одинаковые характеристики с системой, содержащей оба детектора и сумматор. В этом случае применение предлагаемого устройства позволяет уменьшить объем ЧФЛР, упростить конструкцию и повысить надежность системы ЧФЛП в целом.

Формула изобретения

Частотно-фазовый детектор, содержащий двуполярный источник опорных

5

0 5

5

напряжений, первый выход которого соединен через перпый ключ с первым входом интегратора, а второй выход через второй ключ - с вторым входом интегратора, третий вход которого через третий ключ соединен с выходной шиной и выходом блока выборки и хранения, вход которого соединен с выходом интегратора, и формирователь импульсов управления преобразования разности частот, входы которого соединены с входными шинами, первый выход - с управляющим входом первого ключа, а второй выход - с управляющими входами второго и третьего ключей, отличающийся тем, что, с целью расширения функциональных возможностей, в него дополнительно введены формирователь импульсов управления преобразованием разности фаз и четвертый ключ при этом первый вход формирователя импульсов управления преобразованием разности фаз соединен с первым выходом формирователя импульсов управления преобразованием разности частот, второй вход - с второй входной шиной детектора, а выход - с управляющим входом четвертого ключа, вход которого соединен с первым выходом двуполярного источника опорных напряжений, выход - с четвертым входом интегратора, а управляющий вход блока выборки и хранения соединен с третьим выходом формирователя импульсов управления преобразованием разности частот.