Устройство определения конца блока циклического кода Советский патент 1989 года по МПК H04L7/04 

1

(61) 1401631

(21)4309064/24-09

(22)24.09.87

(46) 15.10.89. Бкш. № 38 (72) В.Б. Слёпаков

(53)621.394.662(088.8)

(56)Авторское свидетельство СССР № 1401631, кл. Н 04 L 7/04, 1988.

I

(54)УСТРОЙСТВО ОПРЕДЕЛЕНИЯ КОНЦА

БЛОКА ЦИКЛИЧЕСКОГО КОДА

(57)Изобретение касается электросвязи. Цель изобретения - сокращение времени определения конца блока циклического кода в системах передачи, использующих синхрогруппы элементов (СЭ). Для достижения цели в устр-во введен дополнительный элемент ИЛИ 14, и анализатор 15 временного положения СЭ, состоящий из блока 16 сравнения.

четырех элементов И 17, 19, 21 и 23, инвертора 18, триггера 20, счетчика 22 и датчика 24 констант. При нарушении цикловой синхронизации сигнал СЭ не будет сопровояадаться сигналом сравнения, поэтому через элемент И 19 сигнал СЭ опроки1{ет триггер 20, который разрешит поступление тактовых 11мпульсов в счетчик 22. Т.к. емкость счет ика 22 равна числу бит в кодовом блоке между последним битом СЭ и последним битом кодового блока, то сигнал на выходе счетчика 22 появится в момент ожидаемого поступления последнего бита кодового блока.Если на этом же бите будет сформирован нулевой синдром, то сигнал с выхода элемента И 23 укажет на определение с высокой вероятностью конца блока. 1 з.п. ф-лы, 1 ил.

§

со

Изобретение касается электросвязи. Цель изобретения - сокращение времени определения конца блока циклического кода в системах передачи, использующих синхрогруппы элементов (СЭ). Для достижения цели в устройство введен дополнительный элемент ИЛИ 14 и анализатор 15 временного положения СЭ, состоящий из блока 16 сравнения, четырех элементов И 17, 19, 21, 23, инвертора 18, триггера 20, счетчика 22 и датчика 24 констант. При нарушении цикловой синхронизации сигнал СЭ не будет сопровождаться сигналом сравнения, поэтому через элемент И 19 сигнал СЭ опрокинет триггер 20, который разрешит поступление тактовых импульсов в счетчик 22. Так как емкость счетчика 22 равна числу бит в кодовом блоке между последним битом СЭ и последним битом кодового блока, то сигнал на выходе счетчика 22 появится в момент ожидаемого поступления последнего бита кодового блока. Если на этом же бите будет сформирован нулевой синдром, то сигнал с выхода элемента И 23 укажет на определение с высокой вероятностью конца блока. 1 з.п. ф-лы, 1 ил.

инд}

ел

ел

со 00

Изобретение относится к электросвязи, может быть использовано в устройствах циклового фазирования систем передачи данных, применяющих полные или укороченные циклические коды и синхрогруппы элементов, и является усовершенствованием известного устройства по основному авт.св. № 1401631.

Цель изобретения - сокращение времени onpt-целения конца блока циклического кода в системах передачи, использующих синхрогруппы элементов.

На чертеже представлена структур- ная электрическая схема устройства определения конца блока циклического кода.

Устройство определения конца блока циклического кода содержит прием- ный регистр 1, состоящий из ячеек 2 памяти по числу бит в кодовом блоке, сдвигающий регистр 3 с обратными связями, состоящий из ячеек 4 памяти по числу проверочных разрядов кода и ,сумматоров 5 по модулю два по числу, (определяемому числом обратных связей и связей с выходом приемного регистра 1,- элемент ИЛИ 6, инвертор 7, блок 8 памяти, дополнительный элемент ИЛИ 9, элемент 10 задержки, первый 11 и второй 12 счетчики, пороговый бйок 13, второй дополнительньш элеме ИЛИ 14 и анализатор 15 временного положения синхрогруппы элементов,, состоящий из блока 16 сравнения, первого элемента И 17, инвертора 18, второго элемента И 19, триггера 20, третьего элемента И 21, счетчика 22, четвертого элемента И 23 и датчика 24 констант.

Устройство определения конца блок циклического кода раб(гает следующим образом.

Сопровождаемый тактовым импульсом (ТИ) очередной бит (разряд) поступае в приемный регистр 1 и сдвигающий регистр 3. В этом такте.-в сдвигающем регистре 3 производится сдвиг хранящегося в ячейках 4 памяти сдвигающег регистра 3 остатка от деления послед вательности, находящейся в ячейках 2 памяти приемного регистра 1, добавление в сдвигающий регистр 3 принятого разряда и деление (за счет обратных связей) на образующий много- член. В этом же такте в приемном регстре 1 производится сдвиг, стирание первого слева разряда и вычитание из

сдвигающего регистра 3 (за счет связей с выходом приемного регистра 1) остатка от деления стираемого разряда, имеющего в двоичном коде значени О или 1, на образующий многочлен

Таким образом, в сдвигающем регистре 3 получается остаток от деления нового содержимого приемного регистра 1 на образующий многочлен.

На выходе инвертора 7 сигнал появляется только при нулевом синдроме т.е. при нулевом содержимом всех ячеек 4 памяти сдвигающего регистра 3. В противном случае сигнал присутствует на выходе элемента 1ШИ 6.

Поступление очередного разряда отсчитывается во втором счетчике 12, емкость которого равна числу бит в кодовом блоке и содержимое которого указьшает номер (по отношению к установленному положению распределителя приемника) анализируемого в данный момент бита. Этот номер поступает в блок 8 памяти. Если на данном бите синдром ненулевой, то соответствующая номеру данного бита область памяти блока 8 памяти обнуляется.Есл же на данном бите синдром нулевой, то содержимое соответствующей номеру данного бита области памяти блока В памяти считывается в первый счетчик 11, в который с задержкой на время считьгоания, создаваемой элементом 10 задерткки, добавляется единица. При содержимом первого счетчика 11 мень- ще установленного порога оно по сигналу с второго выхода порогового блока 13 вновь записьшается в блок В памяти. Таким образом, а блоке В памяти для каждого номера бита хранятся сведения о том, в скольких принятых подряд блоках на бите с данным номером фиксировался нулевой синдром.

Как только при очередном сигнале с выхода инвертора 7 содержимое первого счетчика 11 достигает порога, сигнал с первого выхода порогового блока 13 указьшает на определение С заданной достоверностью конца блока. По этому сигналу обнуляется блок 8 памяти и устанавливаются в исходное состояние второй счетчик 12 (через дополнительный элемент РШИ 9, через который второй счетчик 12 устанавливается в исходное состояние при переполнении) и распределитель приемника .

51

Априори известиьвЧ номер бита, на котором должен сформироваться в прие нике сигнал приема синхрогруппы элементов (СЭ), из датчика 24 поступает на блок 16, где сравнивается с содержимым второго счетчика 12. Если нарушения цикловой синхронизации нет, то сравнение происходит в момент поступления сигнала СЭ, и на выходе первого элемента И 17 появляется сигнал, подтверждающий наличие фазы и поступающий на второй дополнительный элемент ИЛИ 14.

При нарушении цикловой синхронизации сигнал СЭ не сопровждается сигналом сравнения, поэтому через открытый дополнительным инвертором 18 второй элемент И 19 сигнал СЭ опрокидывает триггер 20, который разрешает поступление тактовьпс импульсов через третий элемент И 21 в счетчик 22, Так как емкость счетчика 22 равна числу бит в кодовом блоке между последним битом синхрогруппы элементов и последним битом кодового блока, то сигнал на выходе счетчика 22, возвращающий в исходное состояние его и триггер 20, появляется в момен ожидаемого поступления последнего бита кодового блока. Если на э том же бите сформируется нулевой синдром, то сигнал с выхода четвертого элемента И 23, поступающий на второй дополнительный элемент ИЛИ 14, указывает на определение с высокой вероятностью конца блока.

Формула изобретения

мент ИЛИ и анализатор временного положения синхрогруппы элементов, при этом первый выход порогового блока через второй дополнительный элемент ИЛИ подключен к входу общего обнуления блока памяти, второй выход порогового блока подключен к информационному входу анализатора временного положения синхрогруппы эле10

ментов, тактовый и сигнальный входы

5

5

0

5

0

5

которого подключены соответственно к тактовому входу второго счетчика и к выходу второго счетчика, первый и второй выходы анализатора временного положения синхрогруппы элементов подключены соответственно к объединенным второму входу второго дополнительного элемента ИЛИ и третьему входу до- 0 полпительного элемента ИЖ, и к третьему входу второго дополнительного элемента ИЛИ.

2. Устройство по п.1, о т л и ч а- ю щ е е с я тем, что анализатор временного положения синхрогруппы элементов содержит последовательно соединенные датчик констант, блок сравнения, первый элемент И, инвертор, второй элемент И, триггер, третий элемент И, счетчик и четвертый элемент И, выход которого является первым выходом анализатора временного положения синхрогруппы элементов, выход счетчика подключен к объединенным его входу обнуления и входом сброса триггера, выход первого элемента И и второй вход четвертого элемента И являются соответственно вторым выходом и информационным входом анализатора временного положения синхрогруппы эле- элементов, вторые входы первого и второго элемента И объединены и являются входом синхрогруппы, а вторые входы третьего элемента И и блока сравнения являются соответственно тактовым и сигнальньм входами анализатора временного положения синхрогруппы элементов.