Многокоординатное устройство для управления Советский патент 1989 года по МПК G05B19/18 

Изобретение относится к технике управления и регулирования и может быть использовано в системах числового программного управления для управления исполнительными органами станков.

Цель изобретения - упрощение многокоординатного устройства для управления, повышение точности и скорости управления перемещениями исполнительными органами станка.

На фиг. 1 приведена блок-схема многокоординатного устройства для управления; на фиг. 2 - схема блока синхронизации; на фиг. 3 - схема делителя частоты блока синхронизации, пример исполнения; на фиг. 4 временные диаграммы работы блока синхронизации; на фиг. 5 - схема блока формирования адреса; на фиг.6- временные диаграммы и форма сигналов на выходе датчика перемещений; на фиг. 7 - схема блока связи; на фиг. 8 - блок-схема первого блока вычисления перемещений; на фиг. 9 - временные диаграммы преобразования кодов сигналов датчика в код двоичного числа первым блоком вычисления перемещений; на фиг. 10 - временные диаграммы работы блока задания; на .фиг. 11 - блок-схема второго блока вычисления перемещений; на фиг.12 - временные диаграммы работы второго вычислителя перемещений; на фиг.13 У

(С

ел сд

временные диаграммы ввода информации из блока данных в буферный регистр; на фиг. 14 - блок-схема интерфейса связи устройства;. на фиг. 15 - блок- схема схемы формирования ответных сигналов синхронизации (СИП); на фиг. 16 - временные диаграммы ввода данных; на фиг. 17 - блок-схема блока оперативного управления; на фиг. 18 - временные диаграммы вывода данных о значении величин коэффициентов интегрирования и начального управляющего воздействия в блок оперативного управления; на фиг. 19 - временные диаграммы работы блока оперативного управления в режиме интерполяции; на фиг. 20 - временные. диаграммы работы блока оперативного .управления в режиме слежения за счет внутренней отрицательной связи по положению от датчиков за время между циклами интерполяции управляющего воздействия; на фиг. 21 - схема блока аналоговой памяти,пример испол- нения; на фиг. 22 - схема вычитающего элемента, пример исполнения.

Устройство содержит блок 1 син- хронизадаи, формирователь 2 адреса, датчик 3 перемещений, блок 4 связи, первый 5 и второй 6 блоки вычисления перемещений, интерфейсный блок 7, блок 8 оперативной памяти, блок 9 данных, цифроаналоговьй преобразо- ватель 10, коммутатор It аналогового

напряженияj регистр 12 номера коор динат и выходные усилители 13.1-13.п Блок 1 синхронизации (фиг. 2) об- раззпот задающий генератор 14, делитель 15 частоты, элемент И 16, элементы НЕ 17 и 18. Делитель частоты (на 3) состоит из двоичного счетчика 19 и элемента И 20.

Формирователь 2 адреса (фиг. 5) содержит первый 21 и второй 22 дво- ичные счетчики и депифратор 23. Блок 4 связи (фиг. 7) состоит из дешифратора 24 адреса, и в каждом канале связи из первого 25 и второго 26 регистров, элементов 27 и 28 сравнения, элемента ИЛИ-НЕ 29 и элементов И 30-32. Блок 5 (фиг. 8) содержит регистр 33 данных, регистр 34 адреса, элемент 35 сравнения, элемент 3(5 оперативной памяти, вычита- ющий элемент 37, преобразователь 38 кодов, второй сумматор 39, буферньй регистр 40, элементы НЕ 41 и 42. Блок 6 включает (фиг. 11) элемент

Qjт 2о о 25

,Q 9 о ,

п. - 35

40

45 jo4гс

43 оперативной памяти, сумматор 44, буферный регистр 45, регистр 46 данньк, элемент ШШ 47 и передатчик 48 данных. Интерфейсный блок 7 (фиг. 14) образуют приемник 49 данных, первый 50 и второй 51 регистры, селектор 52 адреса, дешифратор 53 адреса, D-триггер 54, элементы И 55- 57, элемент ИЛИ 58 и блок 59 формирования ответных сигналов, который состоит из (фиг. 15) первого 60, второго 61 и третьего 62 .D-тригге- ров, элементов И 63 и 64 и элементов НЕ 65 и 66.

Блок оперативного управления (фиг. 17) содержит элементы И 67-69, первый 70 и второй 71 регистры адреса, регистр 72 следящих координат, регистр 73 адреса интерполяции, первый 74,и второй 75 арифметические элементы (АЛУ), первый 76 и второй 77 регистры данных, элементы 78-80 оперативной памяти (ОЗУ), регистр 81 данных управления приводом, счетчик 82 импульсов, дешифратор 83, элементы НЕ 84-87, элементы ИЛИ 88-89 и элементы И 90-92.

Блок аналоговой памяти содержит операхщонные усилители 93 и 94, резисторы 95-100 и емкость 101.

На фиг. 22 приведен пример исполнения вычитающего элемента, который содержит сумматор 102, первьй 103 и второй 104 элементы НЕ.

Устройство работает следующим образом.

Блок 9 при включении питания многоканального устройства анализирует уровни напряжения на своих входах контроля питания. Если напряжение питания устройства в норме, то с выхода Сброс по шине Сброс распространяется сигнал высокого логического уровня. По этому сигналу в исходное состояние, при котором на информационных выходах - низкие логические уровни сигналов, устанавливаются счетчики 21, 22, 82, регистры 12, 25, 26, 33, 34, 40, 45, 46, 50, 51, 71, 72, 73, 6, 77 и 81 и D-триггеры 60 и 61.

После этого блок 9 производит запись нулевых логических уровней сигналов в ячейки элементов 43, 78, 79 и 80 оперативной памяти следующим образом.

На выходе блока 59 формирования ответных сигналов в исходном состояНИИ сигнал Разр. Прд высокого логического уровня, потому что на вхо дах элемента И-НЕ 64 - низкие логические уровни сигналов. Приемник 49 при наличии высокого логического уровня сигнала на входе (С) разрешения принимает двоичный многораз- рядный код адреса, выставленного блоком 9. После установки адреса блок 9 выставляет сигнал синхронизации адреса (СИЛ) на свою шину СИА. Высокий логический уровень сигнала СИА свидетельствует о том, что адрес блока 9 данных выставлен на выходах приема (передачи адреса) данных . По положительному фронту сигнала СИА младшие разряды (например, Ор..,3р) с информационных выходов приемника 49 запомнятся регистром 50. Одновременно селектор 52 по комбинации высоких и низких логических уровней сигналов старших разрядов (например, 6р... 15р) с вторых информационных выходов приемника 49 определяет соответствие принадлежности адреса полю адресов многоканального устройства управления. Если адрес принадлежит этому полю, то на выходе Ац селектора 52 адреса появляется высокий логический уровень сигнала и одновременно разрешается прохозкдение транзитом дополнительных разрядов адреса (например, 4р и 5р)с пераого выхода на соответствующие выходы АО, Af4., селектора 52. По положительному фронту сигнала СИА логические уровни сигналов с информационных выходов селектора 52 будут записаны в регистр 51. При наличии высокого логического уровня сигнала на информационном выходе А регистра 51, а следовательно,высоких Зфовней сигналов на входах разрешения дешифратора 53 адреса появляется высокий логический уровень сигнала, затем блок 9 выставляет сигнал Ввод с высоким логическим уровнем сигнала и убирает двоичный код адреса со своих информационных выходов, так как он уже расшифрован селектором 52 адреса и его логические уровни сигналов уже находятся в регистрах 50 и 51. Таким образом освобождаются выходы приема (передачи адреса) данных блока 9 для приема данных от передатчика 48. Наличие высокого логического сигнала на первом входе разрешения

Ввод

0

дешифратора 53 адреса позволяет дешифратору 53 расшифровать дополнительные разряды АО, АМ-( , принятые регистром 51 (например, 4р и 5р). При условии, что сигналы Ад, А , низкого логического уровня, на выходе дешифратора 53 появляется сигнал высокого логического уровня, что свидетельствует о принадлежности выставленного блоком 9 адреса полю адресов элемента 43 оперативной па- пяти.

Высокий логический уровень сигна5 ла на вьЬсоде элемента И 63, возник- ший в результате поступления на его входы высоких логических уровней сигналов, инвертируется элементом НЕ 65, поступает на D-вход D-триг0 гера 60. D-триггеры 60 и 61 находятся к этому моменту в исходном состоянии, при котором на их выходах - нулевые логические уровни сигналов. По положительному фронту импульса

5 с выхода элемента ИЛИ 58, возникшего в результате установки сигнала Ввод, D-триггер 60 запоминает сос- . тояние нулевого логического уровня сигнала, присутствующего на его

Q D-входе. В результате на инверсном выходе D-триггера 60 устанавливается высокий логический уровень сигнала. По положительному фронту импульса частоты F 2 на информационном выходе D-триггера 61 возникает также высокий логический уровень сигнала, по которому D-триггер 60 через S-вкод устанавливает на своем инверсном выходе нулевой логический уровень сигнала (фиг. б). По следуилцему положительному фронту импульса частоты F 2 на выходе D-триггера устанавливается низкий логический уровень сигнала. В результате на выходе D-триггера 61 формируется«импульс, по которому на выходе элемента И 55 устанавливается высокий логический уровень сигнала. Одновременно высокий логический уровень сигнала присутствует на D-входе D-триггера 54.

По положительному фронту импульса частоты F 5 на (прямом) первом выходе D-триггера 54 устанавливается высокий логический уровень сиг- 5 нала Разр. ввода, а на втором (инверсном) выходе - сигнал низкого логического уровня Разр. изм. Высокий логический уровень сигнала Разр. ввода на выходе выборки

5

0

5

0

71

.-(V) регистра 50 разрешает выдачу двоичного кода числа, обозначающего адрес ячейки элемента оперативной памяти, относящейся к одному из каналов управления многоканального устройства управления (например, первого канала).Количество разрядов одного двоичного слова, относящегося к одному адресу элемента 43 оперативной памяти, равно не менее 8, что соответствует одному байту передавае мой информации, С информационных выходов элемента 43 оперативной памяти данные поступают через буферный регистр 45, передатчик 48 по каналу связи к входам передачи (приема данных) адреса (АД) блока 9 данных. Благодаря различным логическим уровням сигналов Разр. ввода и (Разр. изм с выходов D-триггера 54 обеспечивается поочередная работа регистра 34 адреса и регистра 50 на входы адреса элемента 43 оперативной памяти. Таким образом, блок 9 посредством регистра 50 извлекает из указанной ячейки элемента 43 оперативной памяти необходимые для реали- saipm алгоритма работы устройства данные. Данные на выходе элемента 43 оперативной памяти - постоянные с момента вьщачи адреса по отрицательному фронту частоты F 2 до отрицательного фронта частоты F 4. Сигнал частоты F 5 имеет высокий логический уровень. Сигнал Разр. ввода с выхода D-триггера 54 также имеет высокий логический уровень. В результате на выходе элемента И 63 появляется сигнал Запись регистра (Зап. Рг). По положительному фронту сигнала Зап. Рг данные с информационных выходов элемента 43 оперативной памяти заносятся в буферньй регистр 45. Одновременно сигнал Разр. ввода через элемент ИЛИ 47 по входу R устанавливает и удерживает на информационных выходах регистра 46 низкие логические уровни сигналов. Как только на входе W управления элемента 43 оперативной памяти установится высокий логический уровень сигнала частоты F 2, нулевые логические уровни сигналов с выходов регистра 46 данных записываются в ячейку элемента 43 оперативной памяти вместо ранее находившейся информации. Таким образом, блок 9 данных,вьтол- няя первоначальное считывание, очища

0

5

0

5

155

0

5

0

5

0

5

8

ет многоразрядную ячейку элемента 43 оперативной памяти, в которой накапливаются при вычислении перемещений данные по одному из каналов управления. Наличие высокого логического сигнала Ввод, а следовательно, высокого логического уровня сигнала на выходе элемента ИЛИ 58 позволяет через элемент НЕ 66 разблокировать D-триггер 62 по S-входу, из-за которого постепенно на его инверсном выходе удерживался сигнал нулевого логического уровня. Таким образом, по положительному фронту сигнала ОУ (фиг. Т6) с выхода D-триггера 61 в D-триггер 62 записьюается нулевой логический уровень сигнала с D-входа. В результате на инверсном выходе D-триггера 62 устанавливается высокий логический уровень ответного сигнала синхронизации (СИП), сигнализирукиций блоку 9 данных о том, что информация на выходах передатчика стабильна. Наличие сигналов Разр. ввода и СИП на входах элемента И 64 вызывает появление сигнала Разр. Прд низкого логического уровня, по которому данные измерителя с буферного 45 регистра через передатчик 48 передаются на входы приема-передачи данных-адреса блока 9 данных и принимаются блоком 9 данных. Приняв сигнал СИП, блок 9 данных снимает высокие логические уровни сигналов со своих выходов Ввод и СИЛ и заканчивает обмен по данному адресу с одним из каналов измерителя, (например/первым). Так как сигналы СИА и Ввод стали низкого логического уровня, то дешифратор 53 прекращает выдачу сигнала высокого логического уровня со своего информационного выхода. На выходе элемента И 55 также устанавливается низкий логический уровень сигнала из-за отсутствия высокого логического сигнала ОУ на входе, который по положительному фронту импульса частоты F 5 запоминается D-триггером 54 (фиг, 13). В результате сигнал Раэр. ввода становится низкого логического уровня, а сигнал Разр. изм - высокого логического уровня и запрещается вьщача регистру 50 двоичного кода (АрО... ...ApN) на адресные входы элементов 36 и 43 оперативной памяти, но разрешается выдача двоичного кода

у1

ApO...ApN на указанные элементы 36 и 43 оперативной памяти регистру 34 адреса. Кроме того,по сигналу высокого логического уровня Разр. изм разрешается выдача импульсов частоты F 3 и F 4. Из-за отсутствия высокого логического сигнала Ввод от блока 9 данных D-триггер 62 по S-входу на своем инверсном выходе устанавливает сигнал низкого логического уровня благодаря наличию логической единицы на выходе элемента НЕ 66. Поэтому снимается высокий логический уровень сигнала СИП. Так как логический уровень сигнала Разр.ввода стал низким, то снимается с выхода элемента И 63 высокий уровень сигнала Зап. Рг. Из-за высокого логического уровня сигнала Разр. Прд передатчик 48 прекращает вьщачу данных в канал. На этом обмен блока 9 по вводу данных с ячеек элемента 43 оперативной памяти по адресу первого канала за- канчивается. Блок 9 данных 1выставля- ет адрес для приема данных с ячейки элемента 43 оперативной памяти, соответствующих второму каналу измерителя. Дпя этого блок 9 данньк в младших разрядах адреса (0р... Зр) передаваемого 16-разрядным двоичным кодом, вместо двоичного кода нуля O/i (0000) вьщает двоичный код ig (0001), что соответствует адресу второго канала. Потом снова выставляет сигналы СНА, Ввод, принимает сигнал СИП и параллельно данные из многоразрядной ячейки второго канала. В элементе 43 оперативной памяти теперь записаны логичес-

кие уровни с выходов регистра 46 по адресу второго канала. Этот процесс - Ввод данных - блок 9 данных повторяет по адресам ячеек всех каналов управления, реализованных в многоканальном устройстве, до тех пор пока не будут занесены нулевые логические уровни сигналов во все ячейки элемента 43 оперативной памяти. После этого блок 9 данных в свой внутренний оперативный регистр процессора записьшает нулевые логические уровни сигналов, куда были приняты данные последнего канала многоканального устройства с ячеек эле- мента 43 оперативной памяти, и заканчивает процесс установки ячеек элемента 43 оперативной памяти в исходное состояние.

510

Блок 9 данных по этой же подпрограмме начальной установки продолжает установку в исходное состояние, при котором во всех ячейках осуществлена запись нулевых логических уровней сигналов элементов 78-80 оперативной памяти (фиг. 17) блока 8 оперативного управления. Для этого блок 9 выставляет на информационные входы приемника 49 многоразрядный двоичный код адреса (например, 16-разрядный). Так как сигналы Разр. Прд высокого логического уровня, как и в случае Ввод данных, то приемник 49 принимает многоразрядный двоичный код адреса со своих входов и транслирует младшие разряды (например, 0р...Зр) к информационным входам регистра 50, сигналы дополнительных разрядов (например, 4р и 5р)- к первым информационным входам селектора 52 адреса и сигналы старших разрядов (например 6р... 15р) - к вторым информационным входам селектора 52 адреса. После установки адреса блок 9 данных выставляет сигнал синхронизации адреса СНА. Высокий логический уровень сигнала СИА свидетельствует о том, что адрес блоком 9 данных выставлен в канал связи. По положительному фронту сигнала СИА младшие разряды (Ор...3р) с информационных выходов приемника 49 запоминаются регистром 50, а также ; регистром 71.

Селектор 52 аналогично описанной операции ввода данных от третьего вычислителя 6 расшифровывает старшие разряды адреса (6р... 15р) и выставляет на выходе А высокий , огический уровень сигнала,по которому через селектор 52разрешается проождение дополнительных разрядов (4р, 5р) соответственно на выходы Ад, А.ц, . Регистр 51 по положительному фронту сигнала СИА, передаваемому блоком 9 параллельно двоичному коду адреса, запоминает состояния логических уровней информационных входов. Для оступа блока 9 к ячейкам элемента 78 оперативной памяти в такте вьщачи адреса (А5 по фиг. 13) 4-й и 5-й разряды должны быть установлены в 1. Указанные разряды по сигналу СИА от блока 9 данных записьшаются в регастр 70. В результате на первом и втором выходах регистра 70 адреса присутствуют высокие логичес-,

кие уровни сигналов, свидетельству- кицие о том, что адресное поле младших разрядов адреса (Ор.,. Зр) относится к элементу 78 оперативной памяти. Высокий логический уровень сигнала на выходе А регистра 51 разрешает появление высокого логического уровня сигнала на выходе элемента И 56. После вьщачи сигнала СИЛ блок 9 снимает многоразрядный двоичный код адреса со своих выходов адреса-данных, который теперь уже запомнен регистром 51 и регистром 70 а самые младшие разряды (Ор... Зр) - регистром 71, регистр 50 сигналом Вьшод по входу V установлен в , третье состояние. Блок 9 выставляет высокий логический уровень сигнала Вывод, по которому элементом ИЛИ 58, элементом НЕ 65, D-триггера- ми 60 и 61 вырабатьтается (как и в случае описанного процесса ввода данных измерителя) сигнал ОУ (фиг. 18) (опрос .устройства) высокого логичес- кого уровня, а также элементом НЕ 66 и П-триггером 62 вырабатывается высокий логический уровень ответного СИП. Сигнал СИП, поступающий на вход приема ответного сигнала блока 9 данных, указьшает теперь блоку 9 данных на готовность блока 8 оперативного управления принять данные в элемент 78 оперативной памяти. Наличие высоких логических сигналов на входах элемента И 90 вызывает появление на его выходе сигнала вы- сокого логического уровня. По этому сигналу выходы регистра 71 адреса (фиг. 18) подключаются к адресным входам элементов 78-80 оперативной памяти. По двоичному коду адреса с выхода регистра 71 выбираются соответствующие ячейки элементов 78-80. Блок 9 данных к этому моменту выставляет по шинам, ранее передавшим адрес, нулевые логические уровни данных, которые запоминаются ячейками элемента 78 оперативной памяти, так как только на входе записи этого элемента присутствует высокий логический уровень сигнала с выхода элемента И 68 (фиг. 17), что было определено наличием единиц в дополнительных разрядах адреса (4 р, 5р), а следовательно, на пер- вом и втором информационных выходах регистра 70. Прием низких логических уровней сигналов данных и запись их в ячейки элементов 78 опера

Q 5 0 5 0

0

5

0

5

тивной памяти соответствуют очищению (исходному состоянию) информации в ячейках указанным двоичным кодом адреса с выхода регистра 71 (например, по адресу первого канала управления). После передачи данных блок 9 данных снимает сигналы Вывод, СИЛ со своих выходов. На выходах элемента И 57 и элемента ШШ 58 устанавливаются низкие логические уровни сигналов. В результате через элемент НЕ 66 на инверсном выходе D-триггера 62 по S-входу устанавливается логический уровень сигнала, что соответствует снятию сигнала СШ1. Низким логаческим уровнем сигнала ОУ устанавливается логический уровень сигнала на выходе элемента И 90, который по входу выборки выходов (V) запрещает вьщачу двоичного кода адреса с информационных выходов регистра 71 переводом их в третье состояние, при котором их выходное сопротивление велико. На этом uftKn вывода данных в элемент 78 оперативной памяти по адресу одного из каналов многоканального устройства (например, первого) блок 9 заканчивает и вновь выставляет адрес, соответствующий элементу 78 оперативной памяти следующего (второго) канала управления. После этого блок 9 повторяет установку высоких логических уровней сигналов СИА, Вывод, далее ожидает, как и в предыдущем цикле, высокого логического сигнала СИП и в итоге вьщает низкие логические уровни сигналов данных, которые запоминаются ячейками, соот- ветствукщими в элементе 78 оперативной памяти адресу последующего (второго) канала управления. Далее блок 9 повторяет цикл нулевых логических уровней данных по адресам ячеек элемента 78 оперативной памяти последующих каналов, пока все ячейки элемента 78 оперативной памяти не окажутся заполненньми низкими логическими уровнями сигналов, что соответствует установке элемента 78 оперативной памяти в исходное состояние. 1

Блок 9 данных переходит к вьгаоду

нулевых логических уровней данных в элементы 79 и 80 оперативной памяти. Процесс вывода данных полностью совпадает с описанным для элемента 78 оперативной памяти и отличается только адресом, а точнее, наличием

13

нулевого логического сигнала в млад шем дополнительном разряде (4р) при высоком логическом уровне сигнала в старшем (5р) дополнительном разряде . В результате по такой комбинации логических сигналов дешифратор 58 адреса на своем выходе не вьщает высокий логический уровень сигнала. Но эти логические уровни сигналов по сигналу СИЛ от блока 9 данных записываются в регистр 70 адреса. В результате на первом информационном выходе регистра 70 адреса устанавливается низкий логический уровень сигнала, а на втором информационном выходе - высокий логический уровень сигнала. В результате благодаря элементу НЕ 85 разрешается прохождение сигнала высокого логического уровня с выхода элемента И 67 через элемент И 69 вместо элемента И 68. Поэтому через элемент ИЛИ 89 высокий логический уровень сигнала на входах W элементов 79 и 80 разрешает запись данных с информационных выходов элементов 79 и 80 в ячейки, указьшаемые тем же вторым регистром 71 адреса, хранящим двоичный код адреса одного из каналов управления при выводе данных из блока 9 (например, первого канала, потом, при повторном выводе данных, второго, третьего и до тех пор,пока не очистятся все ячейки элементов 79 и 80 оперативной памяти последующих ка- налов). Так как данные на информационные входы элемента 79 оперативной памяти непосредственно с блока § данных не поступают, то очищение ячеек этого элемента происходит благодаря наличию нулевых логических уровней сигналов в ячейках элемента 78 оперативной памяти, а также благодаря работе арифметических элементов 74 и 75 на вычитание из-за присутствия высокого логического уровня сигнала на выходе элемента НЕ 84. Тогда в ячейках элемента 79 опера- тивной памяти, в которых сохранились высокие логические уровни, они бу- .дут скомпенсированы благодаря приходящему сигналу по этому же разряду даннь1х с арифметического элемента с обратным знаком, так как при вычитании двоичного кода на входах А ид двоичного кода нуля на входах В получим число со знаком минус. Информационные выходы регистра 77 на

10

15

20

25

522155

время вывода данных из блока 9 отключены от информационных входов элемента 80 оперативной памяти из- за наличия на входе выборки выходов (V) регистра 77 низкого логического уровня сигнала с выхода элемента НЕ 86, так как в это время на выходе элемента И 90 должен быть высокий логический уровень сигнала. Таким образом, записью нулей в ячейки элементов 79 и 80 оперативной памяти блок 9 заканчивает выполнение подпрограммы установки многоканального устройства в исходное состояние и переходит на программу управления перемещениями.

Прямоугольные импульсы частоты F 1 с выхода задающего генератора 14 (фиг. 2) поступают на вход делителя 15 частоты. Коэффициент деления делителя 15 частоты (фиг. 3) равен трем. В исходном состоянии уровни логических сигналов выходных разрядов Q1 и Q2 двоичного счетчика 19 находятся в нулевом состоянии из-за наличия обратных связей с выходов счетчика 19 на его входы начальной установки. По каждому отрицательному фронту положительного импульса частоты F 1 (фиг. 4) появляется низкий или высокий уровень логического сигнала на выходе разряда Q1 счетчика 19. При изменении уровня логического сигнала на выходе Q1 с высокого на низкий на выходе Q2 двоичного счетчика 19 устанавливается высокий логический уровень сигнала благодаря наличию связи с выхода Q1 на вход С2. По следующему (третьему) отрицательному фронту положительного импульса частоты F 1 на выходе Q1 двоичного счетчика 19 должен установиться высокий логический уровень сигнала. Но наличие высокого логического уровня сигнала на выходах Q2 и Q1 двоичного счетчика 19 позволяет через его входы начальной установки установить снова на выходах Q1 и Q2 низкие логические уровни сигнала. Далее процесс повторяется. В результате на выходах Q1 и Q2 счетчика 19 будут две последовательности импульсов. При наличии высоких логических уровней сигналов одновременно на выходе Q2 двоичного счетчика 19 и выходе задающего генератора 14 на выходе элемента И 20 появляется высокий ло30

35

40

45

50

55

гический уровень сигнала, а при пропадании одного из сигналов - низкий логический уровень. Так как этот процесс периодически повторяется, то на выходе элемента И 20 формируется последовательность прямоугольных импульсов с частотой F 2, которая по частоте в три раза ниже последовательности импульсов частоты F 1. Высокий логический уровень сигнала Разр. изм на втором входе элемента И 16, которьй присутствует всегда, когда блок 9 не выводит данные о перемещении с элемента 43 оперативной памяти третьего вычислителя 6, разрешает прохождение импульсных сигналов частоты F 2 с первого входа элемента И 16 на его выход. Импульсные сигналы на выходе элемента И 16 (последовательность импульсов частоты F 3) всегда равны частоте импульсов F 2, за исключением того, что могут прерьшаться на время отсутствия высокого логического уровня сигнала Разр. изм. Последовательность импульсов частоты F 5 получена путем инверсии логических уровней сигнала частоты F 2 элементом НЕ 18.

Прямоугольные импульсы частоты F 3 поступают на вход формирователя 2 адреса (фиг. 5). В исходном состоянии, при котором на информационных выходах - низкие логические уровни сигналов, а на выходе Р1 (положи- тельного переноса) - высокий логический уровень сигнала, двоичные счетчики 21 и 22 устанавливаются по сигналу Сброс от блока 9 данных.

По каждому отрицательному фронту положительного импульса частоты F 3 на выходе 1 двоичного счетчика 21 появляются высокие или низкие уровни логического сигнала . По каждому отрицательному фронту положительного импульса на выходе 1 появляются высокие или низкие уровни логического сигнала на выходе 2 двоичного счетчика 21. По калсдому отрицательному фронту положительного импульса на выходе 2 появляются высокие или низкие уровни логического сигнала на выходе 3 двоичного счетчика 21. По каждому отрицательному фронту положительного импульса на выходе 3 появляются высокие или низкие уровни логического сигнала на выходе 4 двоичного счетчика 21

0

5

Б момент, когда на всех выходах двоичного счетчика 21 устанавливаются высокие логические уровни по отрицательному фронту импульса частоты F 3, на выходе положительного переноса (Р1) двоичного счетчика 21 появляется низкий логический уровень сигнала. По следукицему положительному фронту импульса частоты F 3 на всех информационных выходах двоичного 21 счетчика устанавливаются низкие логические уровни логического сигнала, а на выходе положительного

5 переноса (Р1) - высокий логический уровень.

По каждому отрицательному фронту импульса с выхода положительного пет реноса (Р1) счетчика 21 двоичный счетчик 22 на выходе 1 формирует высокий или низкий логический уровень логического сигнала. По каждому отрицательному фронту импульса с выхода 1 двоичного счетчика 22 на выходе 2 формируется высокий или низкий логический уровень. Далее по отрицательному фронту импульса с выхода 2 появляются высокие или низкие логические уровни сигнала на выходе 3 двоичного счетчика 22. По отрицательному фронту импульса с выхода 3 устанавливаются высокие или низкие логические уровни на выходе двоичного счетчика. После прохождения 256 импульсов частоты F 3 на счетный вход двоичного счетчика 21 на информационных выходах двоичных счетчиков 21 и 22 устанавливаются высокие логические уровни. Таким образом получаем на инфорУ аци- онных выходах двоичных счетчиков 256 комбинаций высоких или низких логических уровней сигналов.

Дешифратор 23 (дешифратор, гене5 ратор кодов каналов управления)

представляет собой элемент программируемого запоминающего устройства, преобразующего уровни логических сигналов с вькодов двоичных счетчиков 21 и 22 в двоичные коды адресов каналов управления. Двоичный код числа О соответствует адресу первого канала управления, двоичный код числа 1 соответствует адресу второго канала управления и так до полного количества каналов (11-1) многоканального устройства управления и шюс один последующий допол- нительньй двоичный код числа 11 ;

0

5

0

0

5

для реализации режима интерполяции в блоке 8 оперативного управления. Разрядность двоичного кода с выхода программируемой логической матрицы выбирается в соответствии с разрядностью двоичного кода числа 11, используемого для реализации режима интерполяции. При малом количестве каналов управления, когда разрядность входного кода на дешифраторе 23 намного больше разрядности выходного кода, программирование необходимо выполнить так, чтобы последую щие (избыточные) комбинации входных сигналов повторно последовательно выставляли на выходах двоичные коды чисел, соответствунлцие адресам каналов управления, пока не будут полностью использованы все 256 комбинаций сигналов с информационных выходов двоичных счетчиков 21 и 22. Каналы управления, требующие более частого появления адреса по отношению к остальным каналам управления при их последовательном появлении на выходе дешифратора 23 программируются не последовательно, а периодически повторяются внутри полного цикла изменения двоичных кодов чисел на выходе дешифратора 23, что соответствует более частому выставлению адреса канала управления. Количество разрядов двоичного числа на выходе дешифратора 23 должно всегда соответствовать количеству информационных входов регистра 50 и регистра 78 устройства управления для сов- .местимости адресов, выставляемых с дешифратора 23 и выдаваемых блоком 9 по каналам управления.

Датчик 3 представляет собой фотоэлектрический измерительный преобразователь. Конструктивно осветитель, конденсатор, индикаторный растр, измерительная растровая решетка, четыре фотоприемника расположены так, что при перемещении измерительной растровой решетки, кинематически связанной с перемещаемым узлом станка, на выходах фотоприемников происходит изменение электрических сигналов во времени, что позволяет осуществлять автоматический подсчет прошедших муаровых полос. Фотоприемники, в свою очередь, конструктивно расположены так, что при перемещении измерительной растровой решетки в одном направлении первый

0

S

0

5

0

5

0

5

0

5

сигнал U1, создаваемый первой парой фотоприемников, опережает на чет- верть периода второй сигнал U2, создаваемый второй парой фотоприемни- ков, а при перемещении в противоположном направлении второй сигнал U2 опережает первый сигнал U1 на четверть периода. Поэтому знак фазового сдвига между сигналами Щи U2 с выходов фотоприемников характеризует направление измеряемого перемещения .

Плавно изменякнциеся (фиг.6) сигналы U1 и U2 с выходов соответственно первой и второй пар фотоприемников усиливаются и преобразуются в прямоугольные сигналы каждый своим усилителем-формирователем, находящимся внутри датчика 3.

В результате на выходах усилителей-формирователей получаем прямоугольные импульсы (фиг. 6) UQ, и UQJ.

Каящый высокий или низкий логический уровень импульсной последовательности Ua, или Hai соответствует перемещению измерительной растровой решетки датчика на один шаг.

Так как датчик 3 располагается всегда непосредственно на стенке, а устройство числового программного управления, обрабатывающее сигналы Un, и датчика на расстоянии 10 м и более, то с целью повышения помехоустойчивости передачи сигналов параллельно сигналам Ua, и Uaj формируются дополнительно контрольные сигналы Uq, и Uq,, имеющие инверсное значение логических уровней по отношению к основным сигналам Uo) и Ua, . Для этого сигналы и пропускают каждый ерез свой логический элемент НЕ, находящийся в датчике, и полученные сигналы Ua и UQ, выдают параллельно с сигналами UQ, и Uq, на выходы датчика.

Сигналы Ua,,4 a, , , , УО, датчика 3 принимаются каналами срязи блока 4 связи. В исходное (фиг. 7) состояние, при котором на выходах - нулевые логические уровни, регистры 25 и 26 каждого канала связи устанавливаются по сигналу Сброс при включении питания устройства. По приходу импульса положительной полярности частоты F 1 с выхода блока 1 синхронизации значения логических уровней сигналов UQ , UQ,J , UQ, и UQ, запоминаются четырехразрядным регистром 25. В результате на информационных выходах регистра 25 устанавливаются логические уровни сигналов, соответствующие логическим уровням сигналов на информационных входах. Сигнал А с первого информационного выхода регистра 25 сравнивается элементом 27 сравнения со своим дополнительным инверсным сигналом А, ко- торый был принят через третий информационный вход и находится на третьем информационном выходе этого регистра. Аналогично происходит сравнение сигнала Б с второго выхода регистра 25 со свои дополнительные инверсным сигналом Б элементом 28 сравнения. Если сигналы на информационных входах элементов 27 и 28 сравнения различных логических уров- ней, то на их выходах присутствуют низкие логические уровни сигналов, что сигнализирует о правильном приеме сигналов и о, и от дач-чика 3 При совпадении логических уровней сигналов на входах одного из элементов 27 и 28 сравнения на его выходе устанавливается сигнал высокого логического уровня из-за инверсного выхода. Наличие высокого логическо- го уровня на выходе элемента 27 сранения сигнализирует о существовании помехи по сигналу Ua, передаваемому с датчика, и его ложное значение учитывать не следует. Поэтому эле- мент ИЛИ-НЕ 29 анализирует состояние логических уровней сигналов на своих входах. Если на обоих входах элемента ИЛИ-НЕ 29 сигналы низкого логического уровня, то на его выходе устанавливается сигнал высокого логического уровня, который разрешает прохождение полгасительного импульса частоты F 1 через элемент И 32 на вход записи (С) регистра 26. Толь- ко после этого регис:тр 26 запоминае логические уровни сигналов А и Б, находящиеся.на его информационных входах. Появление высокого логического уровня сигнала на выходе одног из элементов 27 и 28 сравнения вызывает появление нулевого логического уровня сигнала на выходе элемента ИЛИ-НЕ 29, что запрещает прохождение положительного импульса частоты F 1 через элемент И 32 на вход запис С регистра 26. Для обеспечения многократной проверки сигналов Uq достоверной записи их в регистр 26

о 5 Q

5

каждого канала необходимо, чтобы F F 3..Это соотношение задается делителем 15 частоты блока 1 синхронизации. Частота импульсов F3 блока синхронизации должна, в свою очередь, быть выбрана из условия АОТЧ. FAinKc. датч - частота выходных (UQ,, Uaij) сигналов датчика при максимальной скорости движения перемещаемого объекта на станке; NQ - максимальное количество каналов управления (датчиков) в многоканальном устройстве.

Дешифратор 24 расшифровывает двоичные кода адреса координаты, приходящие с выходов формирователя 2 адреса. Если на входе дешифратора 24 находится не дополнительный код, предназначенный для реализации режима интерполяции в блоке 8 оперативного управления, то на одном из выходов дешифратора появляется высокий логический уровень сигнала, соответствующий входному двоичному коду адреса канала управления. Например, если на входе дешифратора 24 двоичный код числа О, iTo соответствует адресу первого канала управления, то на первом выходе дешифратора 24 присутствует высокий логический уровень сигнала. Таким образом, через элементы И 30 и 31 разрешается прохождение высоких логических уровней сигналов с информа- 1ЩОННЫХ выходов регистра 26. В результате на первом и втором выходах первого канала связи устанавливается комбинация высоких РШИ низких логических уровней сигналов ДОО и Д01, соответствующая коду Грея и обозна- чаняцая число о положении датчика , первого канала вданный момент считывания. В исходном состоянии, при котором на выходах - низкие логические уровни сигналов, регистры 33 данных, регистры 34 адреса, буферный регистр установлены блоком 9 данных по сигналу Сброс. Так как адрес канала 5шравленйя в формирователе 2 адреса формируется по отрицательному фронту импульса частоты F 3 и управление записью по С-входу в регистр 33 (фиг. 8) также происходит по импульсу частоты F 3, то данные ДОО, Д01 с выходов в данном примере при двоичном коде числа Oj на входах Дешифратора 24 первого канала за- письшаются в этот регистр. По положительному фронту положительного импульса частоты F 4 двоичный код адреса первого канала управления запоминается регистром 34 адреса, после чего на выходах формирователя 2 адреса появляется двоичный код адреса второго канала. С этого момента блок 5 вьиисления перемещений производит вычисление перемещения измерительной растровой решетки дат |чика 3, кинематически связанной с перемещаемым объектом первого канала, за время между предьщущим и настоящим положениями датчика 3 в моменты записи кода в регистр 33 данных (точнее за период записи адреса например, первого канала в регистр

34адреса). Положения датчика ДОО, Д01, записываемые в регистр 33 данных, выражены в виде кода Грея. Но дальнейшие вычисления с этим кодом производить неудобно. Поэтому с помощью элемента 35 сравнения производится преобразование кода Грея с информационных выходов регистра 33 данных в обычный двоичный код (с которым работают вычислительные ма- пшны), Рассмотрим процесс преобразования кода Грея в двоичный код на примере одного (например, первого) из датчиков 3 (фиг. 9). По одному и импульсов частоты F 3, который вызывет на выходе формирователя 2 адреса адрес (.например, первого) датчика 3 принадлежащего одноименному по номеру каналу, в регистре 33 данных фиксируются посл едовательно уровни сигналов ДОО, Д01 с периодом появления на входе дешифратора 24 адреса .одного и того же двоичного кода адреса, соответствующего например, первому каналу. Благодаря элементу

35сравнения, который при различных уровнях сигналов на входах вьщает на своем выходе высокий логический уровень сигнала, а при совпадающих уровнях - низкий, легко получить двоичньй код числа о положении датчика по коду Грея, несущий ту же информацию. В результате на входах А1,А2 вычитающего элемента 37 появляется двоичный код положения датчика с периодом появления адреса одного и того же канала, которому принадлежит этот датчик. При наличии высокого логического уровня сигнала Разр. нам на входе выборки выходов регистра 34 адреса с его ин0

5

0

5

0

5

0

5

0

5

формационных выходов по внутреннему каналу АрО... ApN на адресных входах элемента 36 оперативной памяти устанавливается адрес первого канала. По этому адресу из ячеек элемента 36 оперативной памяти извлекается двоичный код положения датчика в предьщущем цикле вычислений. Так как на входе (V) выборки выходов элемента 36 оперативной памяти - высокий логический уровень сигнала, то при наличии низкого логического уровня сигнала по входу записи-считывания (W) двоичный код числа о положении датчика в предьщущем цикле вычислений передается на входы В1, В2 вычитающего элемента 37 с информационных выходов элемента 36. Блок 5 устроен таким образом, что несмотря на то, что элемент 36 оперативной памяти не установлен от блока 9 данных в исходное состояние, на выходе преобразователя 38 кодов ложный код заменяется двоичным кодом числа О, что в итоге устраняет помеху в ячейках элемента 36 оперативной памяти. Рассмотрим работу блока 5 вычисления перемещений по определению пути перемещения датчика за период появ- ления адреса одного и того же канала (например, первого) на информационных выходах регистра 34 адреса. Вычисление выполняется путем вычитания двоичных кодов чисел предьщу- щего и настоящего положений датчика. Процесс вычитания заключается в сложении с дополнительным кодом одного из слагаемых При наличии кодов на входах вычитающего элемента 37 выполняется операдая вычитания путем сложения кода числа на входах В1, В2 с дополнительным кодом числа на входах А,, AQ согласно выражению -uXujMf, X(t-0i -I- Xti + P, гце Х(.,) - двоичный код положений i-ro датчика, принятый в предьщущем цикле по i-й координате; - двоичньй код положения i-ro датчика в данный момент времени по i-й координате; AXujHt - величина перемещения подвижного органа датчика; Р - единица переноса.

В результате на выходах вычитающего элемента 37 получают двухразрядный код величины перемещения конкретного датчика 3 за период появления адреса его канала на выходах регистра 34 адреса. Так как частота

синхрониза исткс.АатЧ- f

импульсов F 3 с блока 1 ции не ниже величины 4 то значение .j на выходе вычитающего элемента 37 не достигает значения больше единицы даже при максимальной скорости движения подвижного органа стаяка, кинематически связанного с измерительной растровой решеткой датчика 3. Преобразователь 38 кодов предназначен для оценки результата -AXwjm.t,- и изменения его знака. Если значение по абсолютной величине меньше или равно единице на входах преобразователя 38 кодов, то преобразователь 38 кодов выставляет значение .tj на своих информационных выходах со знаком плюс. Если значение , по абсолютной величине больше единицы (т.е. число два) на входах преобразователя 38 кодов, то значение AXuiMi; на выходах преобразователя заменяется числом в двоичной форме OQ. Преобразователь 38 кодов представляет собой элемент постоянной памяти, запрограммированный аналогично описанному. С выхода преобразователя 38 кодов двоичньй код величины .i; поступает на сумматор 44 третьего 6 вычислителя, где происходит суммирование и накопление в элементе 43 оперативной памяти значений о перемещении каждого датчика в отдельности за множеством циклов опроса. Инверсное значение uXui,M.t; после элементов НЕ 41 и 42 используется блоком 8 оперативного управления для организации отрицательной обратной связи в режиме следящего управления при отсутствии задания от блока 9 данных на перемещение.

Кроме того, значение , прошедшее проверку в преобразователе 38 кодов, используется сумматором 39 для вычисления достоверного положения контролируемого в данный момент датчика 3. Сумматор 3 складывает значение .; с двоичным кодом, который хранится в элементе 36 оперативной памяти. Длителность сигнала Сброс выбирается из соотношения

: Тсь К |-,

,

где Тсь - длительность сигнала

Сброс от блока данных; К - суммарный коэффициент деления двоичных счетчиков

0

5

0

5

0

5

0

5

0

5

21 и 22 формирователя 2

адреса; F 3 - частота импульсов блока 1

синхронизации.

Длительность сигнала Сброс формируется в блоке 9 элементом НЕ 104 Из-за большой длительности сигнала Сброс с блока 9 на информационных выходах буферного регистра 40 устанавливаются и удерживаются низкие логические уровни, которые по адресам с выхода регистра 34 адреса последовательно записываются в ячейки элемента 36 оперативной памяти. По окончании сигнала Сброс значения Х с выхода сумматора запоминаются регистром 40 и записываются как достоверные значения кода положения контролируемого датчика в ячейки элемента 36 оперативкой памяти. Каждому адресу в элементе 36 оперативной памяти соответствует двухразрядная ячейка памяти, что является достаточным для вьтолнения вычислений. Значение кода положения датчика 3 на выходе сумматора 39 по отрицательному фронту импульса частоты F 4 запоминается буферным регистром 40. Так как адрес (например, первого канала), удерживается на входах адреса элемента 36 оперативной памяти (фиг. 10), то по высокому логическому уровню импульса частоты F 3 данные о положении датчика с информационных выходов буферного регистра 40 .записываются в ячейку элемента 36 оперативной памяти по адресу первого канала управления. Далее по положительному фронту импульса частоты F 4 с выхода формирователя 2 адреса записьшается двоичный код адреса второго канала зтпфавления, а по отрицательному фронту F3 - данные ДОО, Д01 с блока связи, соответствующие этому адресу. Но по отрицательному фронту импульса частоты F 3 на формирователе 2 адреса появляется адрес

третьего канала.

) .- . ,

Дешифратор 24 блока 4 связи раз- . решает вьщачу данных ДОО, Д01 о положении датчика уже третьему каналу на вход регистра 33 данных блока 5 вычисления перемещений. Блок 5 вычисления перемещений повторяет процесс вычисления перемещения по датчику 3 второго канала.

аналогично третьего, четвертого и последующих каналов, реализованных в многоканальном устройстве, управления, и вновь возвращается к певому каналу,начиная второй, третий последующие циклы вычислений.

При установлении низкого логического уровня сигнала Разр.изм от интерфейсного блока. 7 прекращается поступление импульсов частоты F 3 и F 4 (фиг. 4) от блока 1 синхронизации на формирователь 2 адреса, блок 5. Таким образом, канал связи дешифратором 24 не переключается, записи данных ДОО, Д01 в регистр 33 данных не происходит, запись адреса в регистр 34 адреса не происходит, выходы регистра 34 адреса по входу (V) выборки выходов и информационные выходы элемента 36 оперативной памяти по входу (V) выборки выходов переводятся в третье состояние, при котором их сопротивление бесконечно велико. Таким образом, вычисления в блоке 5 и в блоке 6 прекращаются. При установлении обратно блоком 7 сигнала Разр.изм высокого логического уровня, блоки 5 и 6 вычисления перемещений продолжают свою работу с места прерывания вьшислений, так как адрес с выходов формирователя 2 адреса также остался неизменным из-за отсутствия импульсов частоты F 3. Параллельно блоку 5 и блоку 6 вычисления пере- мещений производит накопление значений ftiXni,Nti с выхода преобразо- . ;аателя 38 кодов в ячейках элемента 43 оперативной памяти синхронно по адресам, выставляемым регистром 34 адреса. Для этого блок 6 выполняет следующие операции.

Двоичный код числа AXuxw.tj о перемещении с выходов преобразователя 38 кодов последовательно от каждого датчика в сопровождении адреса АрО... ApN передается на входы В сумматора 44 (.фиг. 11). При низком логическом уровне сигнала частоты F 2 на входе (W) управления записью считыванием элемента 43 оперативной памяти по адресу на его адресных входах устанавливается на входах А сумматора содержимое ячеек. Так как в исходном состоянии в ячейках элемента 43 оперативной памяти записаны нулевые логические уровни сигналов, то на входах А сумматора 44

0

5

0

5

0

5

0

5

0

5

устанавливается двоичный код числа ноль,

В результате сложения двоичного кода числа .f j с двоичньм кодом ноля на выходе сумматора 44 появляется двоичный код числа uXujM.t; . По отрицательному фронту импульса частоты F 4 двоичньй код числа записьшается в регистр 46 данных. По ближайшему высокому логическому уровню сигнала частоты F 2 двоичньй код числа ЛХ ujN.i, с информационных выходов регистра 46 данных записьшается в ячейки элемента 43 оперативной памяти по адресу, присутствующему на адресных входах этого же элемента оперативной памяти. Синхронно с импульсом частоты F 2 по отрицательному фронту импульса частоты F 3 в регистр 33 за- письшаются уже данные следующего (например, второго) канала управления и по положительному фронту импульса частоты F 4 - адрес второго канала в регистр 34, так как на выходе формирователя 2 адреса по предыдущему отрицательному фронту импульса частоты F3 был установлен адрес второго канала. Следовательно, блок 5 вычисляет значение ДХц,.,- для второго канала. Так как адрес второго канала присутствует также на адресных входах элемента 43 оперативной памяти, то блок 6 вычисления перемещений производит вычисления по второму каналу аналогично первому. В ячейках по адресу второго канала элемента 46 оперативной памяти находятся нулевые логические уровни сигналов, которые были записаны во время установки элемента 43 оперативной памяти в исходное состояние. Поэтому сумматор складывает двоичный код числа АХ .-t,- на входах В с двоичным кодом нуля, установленного на входах А. В результате, как и для первого канала, значение uXniH.ii запоминается в регистре 46 по отрицательному фронту импульса частоты F 4 и после этого по положительному уровню сигнала частоты F 2 двоичный код числа uXp-jx-k; запоминается элементом 43 памяти по адресу второго канала, Аналогично выполняются вычисления для третьего, четвертого и последующих каналов, реализованных в многоканальном устройстве, и начинаются повторно вы-

числения по первому каналу. По адресу первого канала из ячеек эле- мента 43 на входах А сумматора 44 устанавливается двоичный код числа uXuj|N,-t;, , которое было записано при первом цикле вычислений, а на входах В сумматора 44 присутствует двоичный код числа ДХм1,,1 с выходов

преобразователя 38 кодов блока Ь вычисления перемещений, В результате на выходе сумматора 44 получаем двоичный код суммы двух чисел. Двоичный код суммы двух чисел, получен- в результате сложения и несущий информацию о перемещении измерительной растровой решетки датчика за предьщущий и настоящий ичклы измерений,- по отрицательному фронту импульса частоты F 4 запоминается регистром 46, По высокому логическому уровню сигнала частоты F 2 двоичный код суммы с регистра 46 запи- сьюается в ячейки 43 элемента оперативной памяти по адресу первого канала. Аналогично происходит второй цикл вычислений по адресу второго, третьего, четвертого и последующих каналов. После этого третий вычислитель начинает третий цикл вычислений с адреса первого канала. На третьем цикле вычислений складывается двоичный, код суммы двух чисел, записанньй в ячейки элемента 43 оперативной памяти на втором цикле вычислений и выставленный при низком уровне сигнала частоты F2 на входы А сумматора, с двоичным кодом числа UXujMt; с выходов преобразователя 38 кодов, присутствующим на входах В сумматора 44. В результате сложения на выходах сумматора 44 . ползгчаем двоичный код суммы двух чисел, несущий информацию о перемещении измерительной растровой решетки датчика за три цикла измерения п первому каналу, потом по второму, третьему и последуннцим каналам. Таким образом, в ячейках элемента 43 оперативной памяти накапливается информация о. перемещении измерительной растровой решетки каждого датчика в отдельности за множество циклов измерений. Цикл блоком 6 прерывается только на время считывания данных, накопленных за множество цикпов в ячейках «элемента 43 оперативной памяти блока 9 данных, при выполнении операции Ввод данных

вычислителя перемещений, которую блок 9 данных также выполняет при работе по программе управления при- водами после выполнения программы начальной установки устройства в исходное состояние следующим образом. Пуск программы управления приводами осуществляется от (таймера) внутренQ него генератора блоком 9 при прерывании обработки программы от внешних устройств, которые могут,быть подключены к блоку 9. Тактовый генератор должен обеспечить на входе

5 тактового сигнала (CL CI) прямоугольные импульсы частотой 10 МГц. На входе прерывания по таймеру(.EVNT) импульсные сигналы должны быть периодом больше периода повторения прог раммыуправления приводами (f, --),

Ту

16 входов-выходов (ДЦО...АД15 совмещены по адресам и данным системной магистрали. Использование одних

5 и тех же выводов для передачи адресов и данных достигается разделением во времени. Для обеспечения такого раздения во времени при передаче адреса с выхода SYNC микросхем

0 выдается сигнал синхронизации адреса (СИА), а при передаче или приеме данных - соответственно сигнал Вывод с выхода DOUT или Ввод с выхода DIN микросхемы. С вывода INIT

5 микросхемы вьщается сигнал; Сброс при высоком логическом уровне сигнала на входе ACLO и низком логическом уровне сигнала на входе DCLO микросхемы. Для микросхемы КМ1801ВМ2

0 сигнал Сброс на выходе INIT в точности повторяет форму сигнала на входе DCLO. Поэтому достаточно задавать соответствующую (.равную Тс) длительность сигнала 1}, при вклю5 чении источника питания многоканального устройства управления. Присутствие низкого логического уровня сигнала на входе RPLV микросхемы указывает,что внешнее устройство

Q приняло или выдало Данные на входы АДО... АД15 микросхемы. Начальная область памяти с адресами 0...376 (в восьмиричном коде) зарезервирована под вектора прерываний. В этой области находится вектор ЮОа, который является пусковым адресом для программы управления приводами. При переводе на входе EVNT микросхемы сигнала с высокого логического уровня на низкий осуществляется пуск программы управления приводами по nycKOBObfy адресу lOOg, По вектору 24g процессор выполняет программу начальной установки элементов 43, 78-80 оперативной памяти в исходное состояние, при котором в их ячейках нулевые логические уровни сигналов. Адресное поле I60000g по 177777 процессора используется внешними устройствами. С этой области адресов вьйирается адрес многоканального устройства, принимаемый приемником 49, и селектируется селектором 52 адреса при обращении блока 9 к многоканальному устройству при вводе информации от блока 6 вычисления перемещений и выводе данных в блок 8 оперативного управления.

Остальная область адресов (37&.g. ...160000а) используется в блоке 9 для организации памяти многоканального устройства.

Таким образом, блок 9 данных, окончив программу начальной установки, переходит на выполнение программы управления, которая запускается каждый раз при переводе на входе EVNT сигнала с высокого логического уровня на низкий (.например, по отрицательному фронту таймера или от внешнего устройства), по вектору lOOg, указывающему на пусковой адрес программы.

Управляющее напряжение, подаваемое на регулируемый привод, вычисляется в соответствии с известным знаком управления:

-f Кп (Xvn-XujM.n ),

где и - управляющее напряжение на привод исполнительного органа;

V - заданная скорость движения;

Х, „ - заданный путь исполнительного органа;

.п измеренный путь, npoj- йденный исполнитель- ным органом;

Кп - коэффициент передачи пропорционального регулятора положения;

Кд - коэффициент, определяющий долю компенсации путевого рассогласования на постоянной скорости движения.

Иначе

KC

и - К„ (.-- V + Хз.п X UJH. ti )

Кп- .

Умножение на коэффициент К в устройстве выполняется аналоговым способом путем усиления сигнала в Кг, раз выходным усилителем 13 (фиг. 21). Блок 9 вычисляет с периодом дТ значение управляющего воздействия по каждому каналу К,

6с,-. г- Ул; + X

К

О

ki.isj Xujw-ioj

в начале j-ro интервала аппроксимации, равного t-,, и помещает его в

элемент 80 оперативной памяти, как и при описанной операции записи нулевых логических уровней сигналовг в эти ячейки, по каждому сигналу отдельно. Чтобы расчитать значение ft,j

блок 9 вводит значение Xujut; от блока 6. Для этого по программе управления приводом, хранящейся в памяти блока 9, блок 9 выставляет адрес приемнику 49. Так как уровень

сигнала Разр. Прд. высокого логического уровня, то логаческие уровни сигналов с входов приемника 49 устанавливаются на его информационных выходах. Мпадшие разряды адреса

(Ор... Зр) поступают на информационные входы регистра 50. Дополнительные разряды (4р,5р), приходящие на первые входы селектора 52 при вводе данных Xujw.i-, , должны быть

(как и для случая установки элемента 43 оперативной памяти в исходное состояние) низкого нулевого уровня.

Логические уровни сигналов стар- ших разрядов (бр... 15р) контролируются адресньм селектором и при принадлежности поступившегося адреса многоканальному устройству управление на выходе А, селектора 52устанавливается высокий логический уровень сигнала иодновременно разрешается прохождение транзитом дополнительных разрядов адреса (4р, 5р) с пер- вьк входов на соответствующие выходы АИ, А,., селектора 52. По положительному фронту сигнала СИА логичес- | кие уровни сигналов с информационных выходов адресного 52 селектора записываются в регистр 51, а также

в регистры 50, 70 и 71 - логические уровни сигналов с их входов. После этого блок 9 снимает двоичный код адреса с своих выходов приема-передачи данных адреса, освобождая их для приема данных XL,.-t, и выставляет высокий логический уровень сигнала Ввод на выходе Ввод. Наличие высокого логического сигнала Ввод на первом входе дешифратора 53 адреса позволяет дешифратору расшифровать дополнительные разряды АО, Ац- , принятые регистром 51. При условии, что оба сигнала низкого логического уровня(что свидетельствует о принадлежности выставленного адреса блоком 9 к полю адресов элемента 43 оперативной памяти третьего 6 вычислителя), на выходе дешифратора 58 адреса появляется сигнал высокого логического уровня.

Кроме того, в блоке 59 формирования ответных сигналов к этому моменту устанавливается сигнал ОУ высокого логического уровня (как при случае начальной установки элемента 43 оперативной памяти). По положительному фронту импульса частоты F 5 (фиг. 13) на (прямом) первом выходе D-триггера 54 устанавливается высокий логический уровень сигнала Разр. ввода, а на втором (инверсном) выходе - сигнал низкого логического уровня Разр.изм. Высокий логический уровень сигнала Разр. ввода на входе выборки (.V) регистра 50 разрешает вьщачу двоичного кода числа, обозначающего адрес ячеек элемента 43 оперативной памяти, относящихся к одному из каналов управления многоканального устройства управления, например первого канала.

Благодаря различным логическим уровнян сигналов Разр.ввода и Разр. иэм с выходов D-триггера 54 обеспечивается поочередная работа регистра 34 адреса и регистра 50 на входы адреса элемента 43 оперативной памяти. Таким образом, по адресу (двоичному коду) с информаци- онньк выходов регистра 50 элемент 43 оперативной памяти выставляет на своих информационных выходах значение XUJM.tv для первого канала управления. При наличии высоких логических уровней сигнала Разр.ввода и импульса частоты F 5 на выходе

0

5

0

5

0

5

0

5

элемента И 63 появляется высокий уровень сигнала Зап.Рг. По его положительному фронту код XHJ/M.4,; записывается в буферный регистр 45. Одновременно сигнал Разр. ввода через элемент ИЛИ 47 по входу R устанавливает и удерживает на вькоде регистра 46 низкие логические уровни. Как только на входе (W) элемента 43 оперативной памяти установится высокий уровень сигнала частоты F 2, нулевые уровни сигналов с выходов регистра 46 данных записываются в ячейки элемента 43 оперативной памяти.

Ячейки элемента 43 оперативной памяти очищены по адресу первого канала и готовы к накоплению данных X до следующего считывания этих данных блоком 9 данньк . По сигналу Разр.Прд с блока 59 формирования ответных сигналов передатчик 48 вьщает значение на информационные входы блока 9. К этому моменту блок 59 ответных сигналов вьщает сигнал СИП, а следовательно, блок 9 принимает от передатчика 48 двоичный код Хц)|Н,i, , после чего снимает сигнал Ввод и СИЛ со своих выводов. Значение XujMt, блок 9 данных суммирует с ранее введенными данными по этому каналу и полученные значения Xujm помещает в области памяти, указанной программой управления приводом. Кроме того, в памяти блока 9 данных хранятся данные о скорости (Vo) перемещения (объекта) привода и величинные перемещения (Х-.п), вводимые в память блока 9 данньк от внешнего устройства.

На основании этих данньк блок 9 данных вычисляет значение 6 oi для первого канала и записывает это значение управляющего воздействия в ячейки элемента 80 оперативной памяти по адресу первого канала управления, осуществляя операцию Ввод. Операция вывода данных в элемент 80 оперативной памяти полностью соответствует-описанной при выводе нулевых логических уровней сигналов в этих же ячейках для установки элемента 80 оперативной памяти в исходное состояние.

По последзтощим каналам управления вычисление управлякнцего воздействия производится аналогично и

значения загружаются в ячейки по адресам своих каналов.

Так как время прерьшания работы блоков 5 и 6 при вводе данных очень мало (фиг. 13) и равно периоду следования импульсов частоты F 2 F 3 F 4 F 5, то остальное время блоки 5 и 6 вычисления перемещений выполняют вычисления. Внутри интервала аппроксимации величина управляющего воздействия вычисляется дополнительно блоком 8 оперативного управления в режиме интерполяции, что позволяет сократить время на вычисление управляющего воздействия по каждой координате и выдаче этих значений в регистр 81 данных управления .приводами до десятков микросекунд, что значительно повышает точность управления. Для этого блок 9 данных в блок 8 оперативного управления засылает в элемент 78 оперативной памяти дополнительно коэффициенты интегрирования (), благодаря чему блок 8 позволяет наращивать на интервале аппроксимации по линейному закону сумму путевой и скростной составляющих задания перемещения. От этого задания на интервале аппроксимации в блоке 8 вычитается измеренное перемещение u.i; вьщаваемое блоком 5 вычисления перемещений, и результат заносится обратно в элемент 80 оперативной памяти.

Определим коэффициент интегрирования, который блок 9 данных рассчи тьшает и выводит в ячейки элемента 78 оперативной памяти по каждому каналу управления. Учитывая, что вычисления блоком 8 с помощью первого 74 и второго 75 арифметических элементов выполняются с периодом (,000160 с (т.е. примерно период F3 практически равен 160 мкс), и следовательноу не влияют на динамические свойства следящего привода, можно считать, наращивание задания на интервале аппроксимации выполняется по закону

- приращение скоростного задания на интервале аппроксимации;

- время, отсчитьшаемое от начала интервала аппроксимации;

коэффициент интегрирования

10

Запишем предь ущее вьфажение в следующей форме:

15Kf d (t)

Kndt

- У„) +. bXj(tJ

- к UHT t.

где VQ - начальное значение заданной скорости на интервале аппр оксимации.

Решая это дифференциальное уравнение, имеем

uX5(t) Vo- t + (KpHT-Vj t KC -;- Kn

f . -

- ;;- (1- e

Следовательно, внутри интервала аппроксимации величиной u.t, траектория может аппроксимироваться кри- i волинейными отрезками, если Кцнт Vo, а также прямолинейными отрезками, если KUHT Vo . Б конце интервала аппроксимации заданное блоком 8 приращение для установки заданного положения исполнительного органа должно стать равным некоторсму числу йХц„т , вычисленному для этого интервала аппроксимации блоком 9 данных при решении им задачи интерполяции траектории с периодом , т.е.

0

ДХ

мнт KC

- Vo ut + (KuHT-Vo)Ut ;;- (1 - e

Лп

-ut .,

i- f T ) j ,

Изобретение относится к технике управления и регулирования и может быть использовано в системах числового программного управления для управления исполнительными органами станков. Цель изобретения - упрощение устройства. Многокоординатное устройство управления содержит датчики перемещений, блок данных, регистр номера координаты, коммутатор аналогового напряжения, цифроаналоговый преобразователь, блок синхронизации, блок связи, содержащий каналы связи по числу управляемых координат, блоки вычисления перемещения, интерфейсный блок. Организация связей между блоками выполнена таким образом, что устройство приобретает новые технические свойства, выражающиеся в повышении точности и скорости слежения за перемещениями подвижных органов станка, упрощении устройства, так как все преобразования сигналов датчиков перемещений в устройстве осуществляются в виде цифровых кодов. 3 з.п. ф-лы, 22 ил.

- uV(t) + А Хь(1)К„„т -Л, лп

где uX,|(t) - приращение путевого задания на интервале аппроксимации;

откуда

KUHT, ЛХинт- К, - Vc,- К,;

где К, 1-At

J. (1 - e )

t - Kn

К.

постоянные коэффициенты, если интервал аппроксимации bt не изменяется.

С учетом коэффициента передачи вычислителя управляющего воздействия блока оперативного управления

К

Q.U.

Ji

частота вычисления управляющего воздействия по отдельной координате; число разрядов ческого элемента 74 (регистра элемента 79 оперативной памяти, KUHT - ЬХцщ Ki, - -Vo К ,

К,

К,

где Кз

К ч V Q.4. а.ч

Блок 9 вычисляет последовательно по каждому каналу, кроме управляю- щего воздействия (, и Кщп . Значение Кцнт блок 9 данных для каждого канала управления Сфиг. 18) в отдельности записывает в ячейки элемента 78 оперативной памяти, выполняя цикл Вьгоод в точном соответствии с циклом, описанным для записи нулевых логических уровней сигналов в этот же элемент 78 оперативной памяти при установке его в исходное состояние. Блок 9 данных при вводе данных XuijM.ti от блока 6 вычисления перемещений приостанавливает на короткое время работу блоков 5 и 6 сигналами Разр. изм (фиг. 13), запре- щая вьщачу блоку 1 синхронизации (фиг. 4) импульсов частоты РЗи F4.

Так как длительность сигнала ОУ, сформированного D-триггерами 60 и 61 блока 59 формирования ответных сигналов, равна периоду импульсов частоты F2 (фиг. 16), то сигнал Разр. изм (фиг. 13), формируемый D-триг- гером 54, запрещает блоку 1 синхронизации (фиг. 4) выдачу всего одного импульса из.последовательности импульсов РЗи F 4. Период появления импульса Разр. изм намного больше

0

5

о c Q 5

0

5

периода следования импульсов частоты F3 (F4), так как время вычисления значений о и . блоком 9 данных сравнительно велико. Поэтому отсутствие одного импульса частоты V 3 и F 4 от блока 1 синхронизации не снижает точности измерения, так как после прерывания вычислений блоки 5 и 6 продолжают свою работу(фиг.13) по прерванному циклу, а периоды частот F 3 и F 4 намного меньше (в тысячу раз) полосы пропускания привода, которая в приводах достигает порядка сотни герц, а частота F 3 выше сотнн килогерц. Параллельно блокам 5 и 6 вычисления перемещений приостанавливается кратковременно и блок 8 из- за отсутствия импульса частоты F 3 с целью сохранения синхронности работы указанных блоков вычислений и/ блока 8 оперативного управления. Блок 8 оперативного управления, при- няв данные K в элемент 78 оперативной памяти и управляющего воздействия OJ, переходит на интерполяцию и выдачу управляющего воздействия на цифроаналоговый преобразователь Ю последовательно по каждому каналу управления. Как указывалось выше, на выходе формирователя 2 адреса оставлен дополнительный двоичный код числа Ni2 (специально не реализованного канала управления) для организации режима интерполяции (дешифратор 24 двоичный код числа Nf2 не расшифровывает). При появлении на выходе формирователя 2 адреса двоичного кода числа Nij дешифратор 83, проконтролировав логические уровни сигналов на своих информационных входах на соответствие числу N(, выдает на своем выходе сигнал высокого логического уровня. Так как блок 9 данных к блоку 8 не обращается (занят вычислением новых значений foj и K,нт дпя следующего канала управления), то на входах элемента И 90 - сигналы ОУ и Вывод У низкого логического уровня. Поэтому на выходе элемента 90 установлен сигнал также низкого лот- . ческого уровня. В результате информационные вькоды регистра 71 оказываются установленными в третье состояние (при котором их выходное сопротивление велико). Одновременно благодаря элементу НЕ 86 на входе выборки выходов (V) регистра 77 и через элемент И 92, благодаря присутствию высокого логического уровня сигнала с выхода дешифратора 83 на входе выборки выходов (V) регистра 7 присутствует сигнал высокого логического уровня. Поэтому информационные выходы регистра 73 выводятся из третьего состояния и оказьшаются подключенными к адресным входам элементов 78-80 оперативной памяти, а также к адресньм входам регистра 12 номера координаты Скакала). Выходы регистра 77 также оказываются -подключенными к входам данных элемента 80 оперативной памяти и регистра 81 данных управления приводами. Так как в исходном состоянии на информационных выходах счетчика 82 импульсов по сигналу Сброс были установлены низкие логические уровни сигнала, то по отрицательному фронту импульса F 3 низкие логические уровни запоминаются регистром 73, после чего по низкому логическому уровню сигнала с выхода элемента И 91 на информахщонных выходах счетчика 82 импульсов устанавливается двоичный код числа l/j. Но так как в регистре 73 до прихода следующего отрицательного фронта импульса частоты F 3 находится двоичный код числа ноль, что соответствует адресу первого канала управления, то в течение периода следования импульсов частоты F 3 в блоке 8 происходит интерполяция по первому каналу управления. Через элемент ИЛИ 88 на входе (V) выборки выходов элемента 78 оперативной памяти также устанавливается высокий логический уровень сигнала, что обусловливает вывод его информационных выходов из третьего состояния и подключение их к информационным В-входам арифметических элементов 74 и 75. Через элемент НЕ 87 выходы регистра 72 следящих координат так же, как и в регистре 71, находятся в третьем состоянии и не мешают работать регистру 73 В результате на информационных выходах элемента 78 оперативного управления выставляется двоичный код числа KUHT первого канала управления. На информационных выходах элемента 80 устанавливается значение начального управляющего воздействия ёо первого канала управления. На выходах элемента 79 оперативной памяти

0

5

0

5

0

5

0

0

5

находится двоичный код нуля, записанный при установке этого элемента в исходное состояние. Разрядность элемента 79 оперативной памяти, регистра 76 данных и арифметического 74 элемента определяется точностью вычисления управляющего воздействия в пределах диапазона управления приводом. Разрядностью элемента 80 оперативной памяти, регистра 77 данных и арифметического элемента 75 определяется диапазон управления приводом. Благодаря высокому логическому уровню сигнала на выходе дешифратора 83 через элемент НЕ 84 на входе переноса (Р) арифметического элемента 74 устанавливается низкий логический уровень сигнала. При этом арифметические элементы 74 и 75 выполняют операцию суммирования двоичных чисел на входах А с двоичными числами на входах Б.

Интегральная схема выполнена с применением быстродействующей схемы последовательного переноса.

Таким образом, операция выполняется согласно вьфажению

е

(i-Oi

+ к,

инт j

где ij - вьиисленное .значение уп-- равляющего воздействия в i-M цикле по j-й координате.

Суммарный код управляющего воздействия по положительному фронту импульсов частоты F3 (фиг, 19 заносится в регистр 76 и регистр 77 данных. По установившемуся высокому логическому уровню сигнала частоты F 3 двоичные коды с выходов регистров 76 и 77 записьшаются в соответствующие элементы 79 и 80 оперативной памяти. Погрешность от присутствия сигнала бХцг. не более единицы, что практически сказывается на величину ,i в пределах одной дискреты датчика. Эту погрешность при необходимости можно легко устранить, пропустив данные uXujN ; через дополнительные элементы И, которые стробируют сигналом с выхода элемента НЕ 84.

Объем (М) счетчика 82 определяется количеством координат управления. Повторное вычисление (интерполяция) по одному и тому же каналу управления происходит при наличии одного и того- же двоичного кода на выходе счетчика 82. Это происходит тогда, когда

будут осуществлены последовательно вычисления ijno всем каналам аналогично описанному для первого канал и счетчик снова начнет повторный счет импульсов с выхода элемента И Если за время изменения .всех комбинаций на выходе счетчика 82 импульсов блок 9 данных не выводит новые значения Кц„ и ;j , например, по первому каналу управления, то при повторном вычислении к значению ,i полученному при первом цикле вычислений, добавляется еще раз значение KUHT t хранящееся в элементе 78 по адресу первого канала. Если сумма числа, получаемая в ари4 1етическом 74 элементе, превышает разрядность элемента 74, то на его выходе (Р)

.переноса появляется единица переноса, 20 следящих координат подключаются к

которая учитьшается арифметическим элементом 75, Получаемые довые значения б и через регистры 76 и 77 данных снова заносятся в ячейки элементов 79 и 80 по первому каналу адреса. 25 При третьем цикле изменения двоичных кодов на выходе счетчика 82 (если блок 9 данных еще не успевает внести - новые данные Кцит и QJ ) имеющееся значение в элементе 78 оперативной памяти, например, по первому каналу складывается с полученным значением ij на втором цикле измег нения двоичных кодов на выходе счетчика 82. Период между интер1поляцией по одному и тому же каналу занимает значительное время

адресным входам элементов 78-80 оп ративной памяти и регистру 12 номе координаты. Благодаря элементу И 9 из-за низкого логического уровня сигнала на выходе дешифратора 83 н входе (V) выборки выходов регистра 73 появляется также низкий логичес кий уровень сигнала. Поэтому выход регистра 73 устанавливаются в трет 30 состояние. Таким образом, регистры

71и 73 не мешают в работе регистр

72следящих координат. Из-за низко го логического сигнала на входе эл мента НЕ 84 на входе переноса РО арифметического элемента 74 устана ливается логический уровень. Поэто му арифметические элементы 74 и 75 выполняют операцию вычитания. Процесс вычитания заключается в сложе нии двоичного кода числа на входе

35

TU М N

1

5Т

где Ttj - время между интерполяциями по одному и тому же каналу;

М - объем счетчика 82 импульсов;

N - максиальное число адресов, выдаваемое формирователем 2 адреса с учетом дополнительного двоичного кода для режима интерполяции.

Поэтому при отсутствии импульса интерполяции СИИ с выхода дешифратора 83 и вывода данных KiTH-r и j блоком 9 данных в элементы 78 и 80 оперативной памяти (т.е. блок 9 еще занят расчетами) блок 8 оперативного управления организует коррекцию значения управляющего воздействия ij последовательно по каждому канал следующим образом.

При отстутствии сигнала Вывод от блока 9 данных на выходе элемента И 90 присутствует низкий логический уровень сигнала, а следовательно, регистр 71 отключен от адресных входов элементов 78-80 оперативной памяти и регистра 12. Из-за отсутствия высокого логического уровня сиг0 нала СИИ (фиг. 20) на выходе элемента ИЛИ 88 также присутствует низкий логический уровень сигнала. В результате информационные выходы элемента 78 оперативной памяти по входу

5 (VJ выборки выходов переводятся в третье состояние, а следовательно, отключаются от входов В арифметических элементов 74 и 75. Благодаря элементу НЕ 87 выходы регистра 72

адресным входам элементов 78-80 оперативной памяти и регистру 12 номера координаты. Благодаря элементу И 92 из-за низкого логического уровня сигнала на выходе дешифратора 83 на входе (V) выборки выходов регистра 73 появляется также низкий логический уровень сигнала. Поэтому выходы регистра 73 устанавливаются в третье состояние. Таким образом, регистры

71и 73 не мешают в работе регистру

72следящих координат. Из-за низкого логического сигнала на входе элемента НЕ 84 на входе переноса РО арифметического элемента 74 устанав- ливается логический уровень. Поэтому арифметические элементы 74 и 75 выполняют операцию вычитания. Процесс вычитания заключается в сложении двоичного кода числа на входе А

с дополнительным кодом (инверсным

значением bXujK i ) двоичного кода числа на входе В. Двоичный код числа (адреса), соответствующего кана- 5 управления, по отрицательному фронту импульса частоты F 3 записывается в регистр 72, причем адрес (двоичный код числа)в регистре 34 адреса и в регистре 72 следящих координат один и тот же. Поэтому из значения управляющего воздействия E lj, хранящегося в элементе 80 оператив- ной памяти, вычитается значение uXuiM.i; выдаваемое блоком 5 непосредственно. Так как в режиме интерполяции были записаны значения g и с выходов регистра 77 данных в ре- i гастр 81 данных управления приводами по сигналу Запись кода (ЗК), а

0

5

1522155 1 также параллельно адрес канала, к версное значение коррек- которому относятся эти данные (фиг.19 ции управляющего воздействия if в и 20), то по двоичному коду числа, блоке 8 оперативной памяти.

обозначающего номер канала, передаваемого регистром 12 номера координат, коммутатор 11 аналогового напряжения подключает выход цифроана- логового преобразователя 10 к одно. 10

именному номеру канала усилителя 13. Двоичный код числа i, скорректированный указанным образом, преобразуется цифроаналоговым преобразователем 10 в напряжение, которое запоминается. Привод при наличии на его входе напряжения вращается, перемещая объект, а также измерительную решетку датчика 3. Так как получаемые в результате данные uXujw-i; о перемещении измерительной решетки датчика 3 вычитаются из значений ij , хранящихся в ячейках элемента 80, то, таким образом, существует отрицательная обратная связь по положению в каждом канале. Если в результате длительного периода Тц значение ;:

Таким образом, наличие интерполяции внутри циклов при отсутствии заданий oj и а также коррекция значения ((1 ) управляющего воздействия, выдаваемого на привод, за счет организации режима коррекции позволяют значительно повысить точность и скорость управления перемещениями исполнительных органов станка и одновременно снизить требования 15 к скорости вычислений блоком 9 данных.

Формула изобретения

20 1. Многокоординатное устройство для управления, содержащее датчики перемещения, блок данных, регистр номера координаты, вход начальной установки которого соединен с шиной

25 Сброс, а выходы - с адресными входами коммутатора аналогового напряжения, вход которого подключен к выходу цифроаналоговото преобразователя, отличающееся тем, каналу останавливается и ждет от бло- зо что, с целью упрощения многокоорди(за счет вычитания лХи,.4,) станет равным нулю, (если Кц„т в элементе 78 равно нулю), то привод по данному

ка 9 нового задания Кинт и 6о| Благодаря регистру 72 описанная операция коррекции значений 6;| выполняется по каждому каналу по адресам от формирователя 2 адреса. Когда блок данных 9 снова введет данные .ij с блока 6, то он вычислит новые значения oi и К,нт с учетом новых значений скорости (Vo) и полонатного устройства для управления, повышения точности и скорости управления перемещениями исполнительных органов станка, введены блок син- , хронизации, формирователь адреса, интерфейсньй блок, блок связи с датчиками перемещений, первый и второй блоки вычисления перемещений и блок оперативного управления, содержащий

жения (Хз), определяемьк управляющей . Q шесть элементов И, первый и второй

программой. Потом новые значения oi и Кцот вьздаются в блок 8 оперативной памяти. . Наличие корректирующего режима

регистры адреса, регистр следящих координат, регистр адреса интерполя ции, первый и второй арифмети геские элементы, три элемента оперативной

управления в блоке 8 оперативной па- .г памяти, первый и второй регистры мяти позволяет повысить точность вы- данных, регистр данных управления даваемого на привод управляющего воз- приводами, счетчик импульсов, дешифратор, четьфе элемента НЕ и два,элемента ИЛИ, первый вход первого эле50

действия ji . Период коррекции по каждому каналу

: Тк .N.

С периодом TI блок 5 вычисления перемещений постоянно вьщает значение йХ и, мл; по каждому каналу упраз- 55 ления блоку 6 вычисления перемещений для накопления и вьщачи в итоге суммарного значения перемещения XujM.-t- S блок 9 данных, а также инмента И соединен с первым входом блока оперативного управления, второй вход которого соединен с первым входом четвертого элемента И и с вторым входом первого элемента И, выход которого подключен к первым входам второго и третьего элементов И, второй вход которого через элемент НЕ соединен с выходом первого разряда первого регистра адреса и

Таким образом, наличие интерполяции внутри циклов при отсутствии заданий oj и а также коррекция значения ((1 ) управляющего воздействия, выдаваемого на привод, за счет организации режима коррекции позволяют значительно повысить точность и скорость управления перемещениями исполнительных органов станка и одновременно снизить требования к скорости вычислений блоком 9 данных.

натного устройства для управления, повышения точности и скорости управления перемещениями исполнительных органов станка, введены блок син- хронизации, формирователь адреса, интерфейсньй блок, блок связи с датчиками перемещений, первый и второй блоки вычисления перемещений и блок оперативного управления, содержащий

регистры адреса, регистр следящих координат, регистр адреса интерполяции, первый и второй арифмети геские элементы, три элемента оперативной

мента И соединен с первым входом блока оперативного управления, второй вход которого соединен с первым входом четвертого элемента И и с вторым входом первого элемента И, выход которого подключен к первым входам второго и третьего элементов И, второй вход которого через элемент НЕ соединен с выходом первого разряда первого регистра адреса и

с вторым входом второго элемента И, выход которого подключен к входу записи данных первого элемента оперативной памяти, первая и вторая группы информационных выходов которого соединены с первой группой входов соответственно первого и второго арифметических элементов, вторая группа входов которых соединена с информационными выходами соответственно второго и третьего элементов оперативной памяти, а выходы - с информационными входами соответственно первого и второго регистров данных, выходы регистров данных подключены к информационным входам соответственно второго и третьего элементов оперативной памяти, входы адреса которых подключены к входу адреса первого элемента оперативной памяти и к информационным выходам второго регистра адреса, регистра

адреса интерполяции, к выходам регистра следящих координат и к первом выходу блок оперативного управления второй выход которого соединен с С входами регистра данных управления приводами, со счетным входом счетчика импульсов и с выходом элемен- та И, первый вход которого соединен с третьим входом блока оперативного управления, второй вход - с выходом дешифратора, с первым входом шестого элемента И, с первым входом первого элемента ИЛИ и через первый эле мент НЕ с входом переноса первого арифметического элемента, выход переноса которого подключен к входу переноса второго арифметического элемента, выход второго разряда первого регистра адреса соединен с вторым входом четвертого элемента И третий вход которого соединен с четвертым входом блока оперативного управления, а выход - с V-входом второго регистра.адреса, с вторым входом первого элемента ИЛИ и через третий элемент НЕ с V-входом второг регистра данных и с вторым входом шестого элемента И, выход которого подключен к V-входу регистра адреса интерполяции, выход первого элемента ИЛИ соединен с V-входом первого элемента оперативной памяти и через четвертый элемент НЕ с V-входом третьего регистра адреса, информационные выходы счетчика импульсов подключены к информационным входам регистра адреса интерполяции, входы

44

Q с

5

0

40

5 () 35

45

50

55

кода блока оперативного управления соединены поразрядно с. входами дешифратора и С информационными входами регистра следящих координат, входы сброса счетчика импульсов, второго регистра адреса, регистра адреса интерполяции, регистра следящих координат, первого и второго регистров данных подключены к шине Сброс блока оперативного управления, выход четвертого элемента И соединен с первым входом второго эле- мента ИЛИ, второй вход которого подключен к третьему входу блока оперативного управления, а выход - к входам управления записью считыванием информации второго и третьего элементов оперативной памяти, кроме того, третий вход блока оперативного управления подключен к С- входам первого и второго регистров данных, регистра адреса интерполяции и регистра следящих координат, вторая группа выходов первого элемента оперативной памяти соединена с пятой группой входов блока оперативного управления, С-входы первого и второго регистров адреса подключены к шестому входу блока оперативного управления, информационные входы первого и второго регистров адреса, а также первого элемента оперативной памяти, регистра данных управления приводами подключены к входам приема данных адреса, регистр данных управления приводами своими информационными входами соединен с информационными выходами второго регистра данных, а информационными выходами - с третьими выходами блока оперативного управления, при этом выходы датчиков перемещений соединены с информационными входами блока связи с датчиками, вход сброса которого соединен с выходом сброса первого вьтислителя, с входами сброса второго и третьего блоков вычисления, с входом сброса блока оперативного управления, с входом сброса регистра номера координаты и формирователя адреса, счетньй вход которого подключен к первому выходу блока синхронизации, к третьему входу блока оперативного управления и к первому входу второго блока вычисления перемещений, второй вход которого соединен с первым входом третьего блока вычисления перемещеНИИ и с вторым выходом блока синхронизации, третий выход которого соединен с входом синхронизации блока связи с датчиками, четвертый выход с первым информационным входом интерфейсного блока, второй информационный вход которого подключен к пятому выходу блока синхронизации, первому входу блока оперативного управления и к второму входу второго блока вычисления перемещения, первый, второй и третий разрешающие входы которого подключены соответственно к первому, второму и третьему разрешающим выходам интерфейсного блока, выход оперативного управления и информационный выход которого соединены с вторым и четвертым входами блока оперативного управления соответственно, первый; и второй разрешающие входы и вход сигнала синхронизации интерфейсного блока подключены к соответствзоощим выходам управления вычислительного блока, первый вход управления которого соединен с выходом ответных синхросигналов интерфейсного блока, вькод разрешения измерения которого соединен с входом разрешения блока син хрониза1Ц1И и с входом разрешения ввда первого блока вычисления перемещений, второй и третий разрешакицие входы которого подключены к первому и второму выходам блока связи с датчиками перемещений соответственно, входы адреса которого соединены поразрядно с выходами формирователя адреса, с входами адреса первого блока вычисления перемещений и блока оперативного управления, третья группа выходов которого подключена к входам цифроаналогового преобразователя.

0

5

0

5

0

5

0

5

0

5

интерфейсного блока, выход - с D-BXO- дом D-триггера, С-вход которого соединен с первым входом блока формирования ответных сигналов интерфейсного блока, разрешающий выход которого соединен с инверсным выходом D-триггера, информационные входы второго регистра соединены с первыми выходами приемника и с первыми входами селектора адреса, вторые входы которого подключены к вторым выходам приемника, первая группа входов которого соединена с информационными входами данных адреса интерфейсного блока, вход сброса которого подключен к R-входам первого и второго регистров, вход выборки выходов которого соединен с вторым входом блока формирования ответных сигналов, третий вход которого подключен к выходу элемента ИЛИ, первый вход которого подключен к первому входу второго элемента Инк первому разрешающему входу интерфейсного блока, второй разрешающий вход которого подключен к второму входу элемента ИЛИ и к первой группе входов разрешения дешифратора адреса, второй вход которого соединен с выходом третьего элемента И и с четвертым входом формирователя ответных сигналов, пятьй вход которого подключен к прямому выходу D-триггера, к первому разрешающему выходу интерфейсного блока и к входу переноса второго регистра, выходы которого соединены с адресными выходами интерфейсного блока, выход старшего разряда первого регистра соединен с вторым входом второго элемента И и с первым входом третьего элемента И, второй вход которого соединен с С- входами первого и второго регистров и с входом синхронизации интерфейсного блока, выход второго элемента И под1спючен к выходу координаты ,У интерфейсного блока, второй выход блока формирования ответных сигналов подключен к второму разрешающему выходу интерфейсного блока, третий разрешающий выход которого соединен с третьим выходом блока формирования ответных-сигналов, четвертый выход которого соединен с выходом ответных синхросигналов интерфейсного блока, а третий выход блока формирования ответных сигналов соединен с входом управления приемника.

5

0

С

5

0

5

0

5

0

рым информационным выходам, вторая группа входов сумматора подключена к группе информационньк выходов элемента оперативной памяти, вход переноса - к шине низкого логического уровня, а выходы - к информационным входам буферного регистра, выходы которого поразрядно соединены с ин- формационньми входами элемента оперативной памяти, входом записи подключенного к первому входу первого блока вычисления перемещений, второй вход которого соединен с С-входом буферного регистра,

15

И1Э

фигЛ

1В

43

N f

(pU8.Z

сриг.З

puгЛ

,.

gjusS

(риг. 6

I..A I I...I I I .J I I l-l I l-l I I l-l I l-l I I l-l I t-l I I f

III1I

П

г 1 0 3 2 1 0 3 г L

Ы

Jr-b

.

t

фи.9

t

. фиа./ff

fjiue.f1

/

(jius.lZ

фигли--й Ч

рИ I U

J

6Ифиг. IS

фие. 16

tpue.lg

Составитель И.Швец Редактор А.Огар Техред А.Кравчук Корректор Л.Бескид

Заказ 6960/43 Тираж 788

ВНИИПИ Государственного комитета по изо.бретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

fpu5. 2

фиг.г2.

Подписное