Запоминающее устройство Советский патент 1989 года по МПК G11C11/00 

Изобретение относится к запоминающим устройствам и может быть использовано при создании.систем оперативг ной памяти вычислительных устройств, решающих информационно-логические задачи.

Цель изобретения - повышение быстродействия запоминающего устройства и расширение области применения за счет возможности многомерного параллельного доступа.

На фиг.1 изображена функциональная схема устройстваJ на фиг.2 - пример расположения информации, представленной четырехмерным массивом 4x4x4x4 битов в четырех одноразрядных накопителях емкостью 64 бит каждый.

Устройство содержит адресные входы 10, 1, ,...„,,, которые являются второй частью адресных входов устройства и предназначены для подачи m групп младших разрядов адреса в устройство, где km - число младших разрядов адреса} k - число разрядов в .,

группе, адресные входы ##..IjT-V , которые являются первой частью адресных входов и предназначены для подачи .старших разрядов адреса, где р - количество разрядоа адреса и .p, одни из управляющих входов 2 и 3, информационные входы 40,4, ,., ,4П, , информационные выходы 50 ,5 ,,. о 5П, где п 2К, и другие управляющие входы

) 6-а,6 . Устройство (фиг.1) содержит одноразрядные накопители 70 ,7, ,... 7П , коммутатор 8, распределитель 9 информационных сигналов, первую группу k-разрядных коммутаторов 10, вторую группу k-разрядных коммутаторов 11, элементы НЕРАВНОЗНАЧНОСТЬ 12 и инверторы 13.

Устройство работает следующим образом.

Возможны 2(т+1) режимов работы 1. устройства: m-Н режимов записи векторов битов и т+1 режимов чтения. Режи.мы отличаются один от другого лишь ,

(/

СП

со

1C

со

0

комбинациями управляющих сигналов на входе 3, определяющем чтение или запись информации следует произвести, и на входах 60,64,,.,6т(, определяющих координатное направление вектора битов, поэтому для уяснения принципа работы устройства достаточно рассмотреть чтение, запись каких-либо векторов битов по двум различным координатам.

Описывая работу устройства, входную информацию будем представлять в виде последовательности из (го+1) мер- кубов, состоящих из информацион- « элементов (битов). Рассмотрим расположение одного (нулевого) (т+1)- мерного куба в запоминающем устройстj

XV © хг ® xm a распределитель

ве, так как расположение остальных

Оп-Н)-мерных кубов будет периодичес- 20информационных сигналов реализует пеки повторять расположение нулевогоустановку бит информации согласно Оп+1)-мерного куба .формуле у, S6 © хв, где х„-0,1,2,..,

Введем координаты бита в (п.+1)-мер-. TQ J,CTb в какопитель с номе

ном информационном кубе хв ,х,,... у. поступит бит с информационного

а также координаты элемента в запоми-25uxonVyc тройств а с номером х„(х нающем устройстве У, , Уг , где у, ) при записи информации и на

номер одноразрядного накопителя; уг -информационный выход устройства с ноадрес элемента в одноразрядном нако-мером х поступит бит, считанный из

пителе О а -1; Oty,i2K-1;накопителя.с номером у, (у,0())

-1. 2Рпри чтениИ| согласно обратному„преобДля обеспечения возможности много-

верного доступа к векторам битов по различным координатам необходимо , чтобы координаты битов преобраэоваразованию 0 ® у, где у(0,1,2,

по следующему закону: © xi ®

т

(О

35

у, eht

хо+хг2 +ха-2 +...Хт 2

... хт)

где ® - операция поразрядного суммирования;ent ... -целая часть числа.

Формула (1) реализуется: часть - 45 На элементах НЕРАВНОЗНАЧНОСТЬ 12 и часть - на распределителе 9 информационных сигналов.

Формулу (2) в двоичном исчислении можно представить в виде уг «(х,- хг- 50 ...хт), где х- - двоичный код соответствующей координаты, младшие разряды находятся слева; - - операция конкатенации.,

Если необходимо записать или счи- 55 ваниям: гать вектор битов по координате ха,

...(2к-1).

Если же необходимо считать или эа- писать вектор битов по любой.крордина- те xj, где j l,2,,..m,, ,1,2,,.. 2 -1, а х0, x1,,. txJ4-i ««хж заданы постоянными, то на адресные входы второй части адресных входов одноразрядных накопителей подается (2) 4р двоичный код:

У« в(х,...,

®-.t«Xj @X0 ©Xj. ®Х

-JX,

m

j-c

При этом на управляющие входы распределителя 9 информационных сигна- пов с выходов элементов НЕРАВНОЗНАЧНОСТЬ 12 подается двоичный код

SJ-.

.. . © хв @ Xj-+, © .. .х,,, Распределитель 9 информационных сигналов осуществит перестановку бит информации при записи и чтении согласно прямому и обратному преобразоУ 8,- ©Xj, x,--0,12 -1,

то

есть ,1,2,...,2 -1 а х(,хг, .х заданы постоянными, то на адгп

ресные входы второй части адресных входов необходимо подать двоичный код: уг (х(- х г- ,...хт), при этом х в двоичном коде подается на адрес1ные входы нулевой группы адресных

входов одноразрядных накопителей( х в двоичном коде - па адресные входы первой группы адресных входов одно- разрядных накопителей и так далее

до х , которая в двоичном коде подается на адресные входы (т-1)-й группы адресных входов одноразрядных накопителей .

При этом на управляющие входы распределителя 9 информационных сигналов с выходов элементов НЕРАВНОЗНАЧНОСТЬ 12 подается двоичный код Sa

XV © хг ® xm a распределитель

информационных сигналов реализует пеустановку бит информации согласно формуле у, S6 © хв, где х„-0,1,2,..,

разованию 0 ® у, где у(0,1,2,

...(2к-1).

X,

m

j-c

... хт)

При этом на управляющие входы распределителя 9 информационных сигна- пов с выходов элементов НЕРАВНОЗНАЧНОСТЬ 12 подается двоичный код

SJ-.

.. . © хв @ Xj-+, © .. .х,,, Распределитель 9 информационных сигналов осуществит перестановку бит информации при записи и чтении согласно прямому и обратному преобразоиям:

,- ©Xj, x,--0,12 -1,

Xj -Sj- ® y1t у,-0,12к-1,

где в качестве номеров разрядов информационных входов и выходов соответственно устройства будет выступать х: .

Так как (/. 2к-1, то операцию Sj © у. можно заменить разрядной инверсией тех разрядов двоичного кода Sj, в которых двоичный код yi имеет единицы. Это осуществляется с помощью JQ инверторов 13.

Логический адрес вектора бит указывается двумя кодами, определяющими номер (т+1)-мерного куба, в котором расположен данный вектор (код L ) и код начального элемента в (т+1)-мер- ном кубе (L, ), причем младшие т-1 разрядов физического адреса, поступающие на входы 10 i . гик-t и являются кодом начального элемента (L ) в (т+1)-мерном кубе, а код L равен коду старших разрядов адреса на входах

mk

Рассмотрим работу устройства в

двух режимах при , .

Режим первый. Запись вектора бит с координатами начального элемента в двоичном коде х,/01/, , х$ /11/, то есть L /01/, /И/, /И/, а хэ /00/; /10/; /01/; /11/; Aj32o А3зг.1 зэг4 Аэзг1 (A XjX2x(x0)

Код на управляющих входах 60,6,, 6г равен /000/. На адресные входы 1„, ( Ч U s поступает код

Таким образом, бит A}8i4 запишется в накопитель 70 по адресу уг /01НП/ 62, бит - в накопитель 7, по адресу 11 1 , бит

в накопитель 7, по адресу

А«2в у /011111/ 62, бит А ъъы в накопитель

73 по адресу у /011 11 .

j, л f л 0 / .л , | л j / - У |

/ -/0111НУ, а х./00/; /JO/ I/;

15

20

Режим второй. Чтение вектора бит с координатами начального адреса в двоичном коде , , ,

LH. . . .

.

/01/, /11,

Ajo2sAj(23 AJt2J

Код на управляющих входах 60, 6, 62 равен /010/,

На адресные входы 10, 1,, 14, 1, 1+, If поступает код /011111/, на адресные входы 16,...,1р- - код /О,..О/, на управляющие входы 2, 3 - сигнал, соответствующий режиму Чтение.

р. Сигнал на входах 60, 6а равен нулю, следовательно, содержимое нулевой и второй групп адресных входов о 1 U $ устройства на адресные входы нулевой и второй групп адресных входов накопителей 7 пройдет без изменения через k-разрядные коммутаторы

30

ю., ю,

п.

11,

1иг о «а На адресные входы второй группы адресных входов накопителей 7 через

ii л 4 % Я Д t IJ% in v-ijiic -i ixv/u iriit

,L,,, ,, ,к-разрядные коммутаторы 101§ 11,

/011111/, на адресные входы I ,... 1.-,- „

,.. „ п / „ ,J5пройдет содержимое их вторых инфоркод /00..,0/. На информационные вхо-„

. ; . .,мационных входов, так как управляющий

ды 4Л, 4,, 4,, 4, поступает информаци-

о сигнал на входе о, равен единице, онное слово А,зга А,.,, А,,,. А,.,, , ..Л

и1На вторые информационные входы

которое по сигналу Запись: на входе.,л

.„К-раэрядного коммутатора 10 с выхо3 через коммутатор 8 поступает на рас-додов элементов НЕРАВНОЗНАЧНОСТЬ 12 по- пределитель 9 информационных сигналов.

дается код ф х,

-01, а на

Распределитель 9 информационных .. сигналов под воздействием кода , поступившего на его управляющие входы с выходов элементов НЕРАВНОЗНАЧНОСТЬ 120, 12, производит перестановку бит информационного слова:

ззг Ai,2o А3зг

которые по сигналу Запись на входах 2, 3 будут записаны в одноразрядные накопители 7, При -этом, поскольку сигнал на входах 6

о

6 ,, 64 равен ну

Таким образом, бит A}8i4 запишется в накопитель 70 по адресу уг /01НП/ 62, бит - в накопитель 7, по адресу 11 1 , бит

в накопитель 7, по адресу

А«2в у /011111/ 62, бит А ъъы в накопитель

73 по адресу у /011 11 .

j, л f л 0 / .л , | л j / - У |

/ -/0111НУ, а х./00/; /JO/, I/;

Режим второй. Чтение вектора бит с координатами начального адреса в двоичном коде , , ,

LH. . . .

.

/01/, /11,

Ajo2sAj(23 AJt2J

Код на управляющих входах 60, 6, 62 равен /010/,

На адресные входы 10, 1,, 14, 1, 1+, If поступает код /011111/, на адресные входы 16,...,1р- - код /О,..О/, на управляющие входы 2, 3 - сигнал, соответствующий режиму Чтение.

Сигнал на входах 60, 6а равен нулю, следовательно, содержимое нулевой и второй групп адресных входов о 1 U $ устройства на адресные входы нулевой и второй групп адресных входов накопителей 7 пройдет без изменения через k-разрядные коммутаторы

ю., ю,

п.

11,

1иг о «а На адресные входы второй адресных входов накопителей

дов элементов НЕРАВНОЗНАЧНОСТЬ 12 по-

дается код ф х,

-01, а на

вторые информационные входы k-раэ- рядного коммутатора 11, с выходов инверторов 13 подается код .

Таким образом, на адресные входы одноразрядных накопителей 7 подаются следующие коды:

50

Изобретение относится к запоминающим устройствам и может быть использовано при создании систем оперативной памяти вычислительных устройств, решающих информационно-логические задачи. Цель изобретения - повышение быстродействия запоминающего устройства и расширение области применения за счет обеспечения многомерного параллельного доступа. Устройство содержит адресные, управляющие, информационные входы, информационные выходы, одноразрядные накопители, коммутатор, распределитель информационных сигналов, первую и вторую группы коммутаторов, элементы НЕРАВНОЗНАЧНОСТЬ и инверторы. 2 ил.

лю, то адрес на адресные входы накопителей 70 , 7,,,,, проходит без изменения через k-раэрядные коммутаторы первой группы 10 и второй группы 11 k-разрядных коммутаторов.

По сигналу Чтение на управляющих входах 2 и 3 бить: с определенными адресами поступают на выход соответствующих накопителей и, проходя через коммутатор 8, образуют на входе распределителя 9 информационных сигналов информационное слово:

Азггз A3i2ji Аэог Азиз

Распределитель 9 информационных „ сигналов под воздействием кода , поступившего на его управляющие входы с выходов элементов НЕРАВНОЗНАЧ10

НОСТЬ 12, производит перестановку элементов информационного слова: A,

Аз«гг Атз А«гз которые появят-,

ся на информационных выходах 5

5, устройства (фиг.1, 2).j

а

1

Формула изобретения

Запоминающее устройство, содержа- 20 щее одноразрядные накопители, входы обращения которых объединены и являются входом обращения устройства, ад- р енсые входы старших разрядов одноразрядных накопителей объединены и 25 Являются адресными входами первой группы устройства, распределитель информационных сигналов и коммутатор, Информационные входы первой группы которого соединены -с соответствующи- 30 ми выходами одноразрядных накопителей, информационные входы второй группы коммутатора являются информационными входами устройства, управляющий Вход коммутатора соединен с входами 35 Запись - чтение одноразрядных накопителей и является входом записи

0 5 0 5

чтения устройства, выходы коммутатора соединены с информационными входами распределителя информационных сигналов, выходы которого соединены с информационными входами одноразрядных накопителей и являются информационными выходами устройства, отличающееся тем, что, с целью повышения быстродействия устройства и расширения области его применения за счет организации многомерного параллельного доступа, в него введены две группы коммутаторов, группа элементов НЕРАВНОЗНАЧНОСТЬ и группа инверторов, управляющие входы коммутаторов первой и второй групп объединены и являются соответствующими входами задания режима устройства, информационные входы первой группы коммутаторов первой и второй групп -объединены и являются адресными входами второй группы устройства, входы элементов НЕРАВ- / НОЗНАЧНОСТЬ соединены с первыми информационными входами соответствующих коммутаторов первой и второй групп, выходы элементов НЕРАВНОЗНАЧНОСТЬ соединены с информационными входами второй группы коммутаторов первой группы и с соответствующими входами группы инверторов, выходы которых соединены с информационными входами второй группы коммутаторов второй группы, выходы коммутаторов первой и второй групп соединены с соответствующими адресными входами младших разрядов одноразрядных накопителей.

v. .

л

и

В