Оперативное запоминающее устройство с коррекцией ошибок Советский патент 1990 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть использовано в основных запоминающих устройствах цифровых ЭФМ.

Цель изобретения - повышение надежности устройства.

На чертеже показана структурная схема оперативного запоминающего устройства с коррекцией ошибок.

Оперативное запоминающее устройство (ОЗУ) с коррекцией ошибок содержит п матричных накопителей 1,-1n, n дешифраторов 2,-2п столбцов и п дешифраторов 3(-3П строк, п преобразо- вателей 4,- 4 адреса столбцов, п преобразователей 5(-5п адреса строк. Адрес ячейки памяти, к которой осуществляется обращение (для записи или считывания), разделен на адрес столб- ца и адрес строки, которые помещаются соответственно в регистр 6 адреса столбца и регистр 7 адреса строки.Запоминаемая информация поступает в регистр 8 данных k битов, (п k) - целое, выход которого соединен с входом кодера 9, осуществляющего избыточное кодирование k битов информации n-разрядным кодом.ОЗУ содержит также первый 10 и второй 11 дешифраторы номера матричного накопителя, блок 12 обнаружения двойной ошибки, п элементов ИЛИ , п элементов И п сумматоров 15,-15п по модулю два, блок 16 декодирования и обнаружения однократной ошибки.

ОЗУ работает следующим образом. Накопители 1,- 1П могут содержать дефектные столбцы, строки и отдельные ячейки, расположение которых предва

рительно определяется при технологическом тестировании или тестировании запоминающего устройства операционной системой. Преобразователи и 5,-5п представляют собой, например, запоминающие устройства, на адресные входы которых поступают соответственно адреса столбца и строки, а содержимое ячеек является фактическим номером используемого столбца или строки накопителя. Если осуществляется технологическое тестирование накопителей, то преобразователи адреса могут представлять собой постоянные запоминающие устройства, программируемые в процессе изготовления устройст- ва. При тестировании операционной системой в качестве преобразователей могут использоваться ОЗУ, заполняе

п 5 5

0

0 5

0

мые в процессе тестирования (блоки и связи, необходимые для занесения информации в преобразователи адресов, не принципиальны для работы предлагаемого устройства и не показаны на чертеже).

Принцип преобразования адресов столбцов и строк заключается в с ле- дующем. Номера дефектных столбцов (строк) 1-го накопителя (1 i . п) заносятся в память 1-го преобразователя адреса столбцов (строк) в область входных адресов (i-1)L,.о.,i-L , где L - ближайшая целая степень двойки, большая M/k; M - число столбцов (строк) накопителя. Ячейки дополнительной памяти, соответствующие оставшимся входным адресам, заполняются номерами исправных столбцов (строк). Максимально допустимое число дефектных столбцов (строк) основного накопителя L, т.е. при п 7 и М 512 допустимы 64 дефектных столбца (строки).

В таком случае дефектные столбцы (строки) 1-го накопителя сосредотачиваются в области входных адресов столбцов (строки) (i-1)L,..., i-L и не используются одновременно более чем в одном накопителе. Этим достигается то, что в слове, считываемом с накопителя, в худшем случае содержатся две ошибки (при попадании адреса столбца в дефектную область и адреса строки в дефектную область другого накопителя). Дешифраторы 10 и 11 служат для указания разрядов слова - номеров накопителей, в которых при считывании могут иметь место ошибки. Эти дешифраторы имеют п выходов и управляются старшими разрядами регистра 7 и регистра 6 соответственно.

На выходе элемента ИЛИ 13 вырабатывается 1, что указывает на возможность ошибки в i-м разряде (следует отметить, что наличие единицы не обязательно указывает на наличие ошибки) .

С выхода накопителя 1 п-разрядное слово поступает на вход блока 12, который может быть представлен схемой декодера кода Хэмминга в режиме обнаружения ошибок. На выходе блока 12 в случае возникновения ошибок вырабатывается сигнал 1. Этот сигнал поступает на один из входов элементов И 14, На выходах элементов И 14 в разрядах, содержащих дефектную строку и дефектный столбец, вырабатывается сигнал 1, который поступает на вход соотТ

ветствующего сумматора 15 по модулю два. В случае обнаружения ошибок на выходе соответствующего сумматора Т5 по модулю два появляется сигнал, инвертированный сигналу накопителя 1. Таким образом, на вход блока 16 поступает кодовая комбинация, содержащая не более одной ошибки. После декодирования и исправления одиночных ошибок в блоке 16 информация поступает на выход устройства

Дефекты отдельных запоминающих элементов дешифраторов столбцов и строк в устройстве могут быть идентифицированы с дефектом столбца или строки и устраняются аналогичным образом. В устройстве исправляются случайные сбои, вызванные, например, разрядом конденсаторов динамических матриц памяти при воздействии альфа- частиц, если они не приводят к возникновению двукратных ошибок.

Значительная часть дефектов дополнительных запоминающих устройств в блоках преобразования адресов столбцов и строк может быть устранена за счет соответствующего их программирования. Так, если запоминающее устройство преобразователя адреса столбца выполнено в виде набора из девяти на- копителей (32 столбца на 16 строк; 512 столбцов основного накопителя) и содержит дефектный столбец в одном из разрядов, с ошибкой преобразуются только 16 из 512 входных адресов столбца. Если, например, дефект обусловлен замыканием шины столбца на корпус устройства, в дефектном разряде независимо от записываемой информации считывается О. Так как один из разрядов оказывается неуправляемым, дефектные адреса дополнительного запоминающего устройства позволяют обращаться только к половине столбцов основного накопителя. Если же этот дефект выявлен при тестировании, то он не является препятствием для нормальной работы устройства. Для его коррекции достаточно оставшиеся столбцы основного накопителя распределить между исправными адресами дополнительного запоминающего устройства. Аналогично могут быть скорректированы замыкания шины на источник питания, замыкания между шинами, обрывы шин и т.д.

Следует отметить, что быстродействие предлагаемого устройства в значи-. тельной степени зависит от быстродействия преобразователей адресов столбцов и строк. В качестве последних целесообразно использовать запоминающие устройства с малым временем выборки. Так, при реализации динамического за- поминающего устройства большого объема в дополнительном запоминающем устройстве целесообразно использовать статические запоминающие элементы.

5

0

Формула изобретения

Оперативное запоминающее устройство с коррекцией ошибок, содержащее п матричных накопителей (где п - разрядность хранимых чисел), п дешифраторов столбцов, п дешифраторов строк, кодер, блок декодирования и исправления однократной ошибки и блок обнаружения двойной ошибки, причем выходы 1-х дешифраторов столбцов и строк

5 (,п) подключены к соответствующим входам выборки 1-го матричного накопителя, выходы матричных накопителей подключены к соответствующим входам блока обнаружения двойной ошибки, ин0 формационные входы матричных накопителей соединены с соответствующими выходами кодера, входы которого являются информационными входами устройства, информационными выходами которого являются выходы блока декодирования и исправления однократной ошибки, отличающееся тем, что, что, с целью повышения надежности устройства, в него введены п преобразователей адреса строки, п преобразователей адреса столбца, п элементов И, п элементов ИЛИ, п сумматоров по модулю два-, первый и второй дешифраторы номера матричного накопителя, причем выходы каждого преобразователя адреса строк подключены к входам соответствующего дешифратора строк, выходы каждого преобразователя адреса столбцов соединены с входами соответствующего дешифратора столбцов, входы преобразователей адресов строк и столбцов являются соответственно первой и второй группами адресных входов устройства, входы первого и второго дешифраторов номера матричного накопителя соединены соответственно с входами старших разрядов первой и второй групп адресных входов устройства, выходы, первого дешифратора

5

0

5

0

5

номера матричного накопителя подключены к первым входам элементов ИЛИ, вторые входы которых соединены с выходами второго дешифратора номера матричного накопителя, выходы элементов ИЛИ подключены к первым входам соответствующих элементов И, вторые входы которых соединены с выхо-1 дом блока обнаружения двойной ошиб

ки, Выход каждого элемента И соединен с первым входом соответствующего сумматора по модулю два,, второй вход которого подключен к выходу соответствующего матричного накопителя, выходы сумматоров по модулю два подключены к соответствующим входам блока декодирования и исправления однократной ошибки.

Изобретение относится к вычислительной технике и может быть использовано в основных запоминающих устройствах цифровых ЭВМ. Цель изобретения - повышение надежности запоминающих устройств. Устройство содержит матричные накопители 1₁ - 1_N, дешифраторы столбцов 2₁ - 2_N и строк 3₁ - 3_N, преобразователи адреса столбцов 4₁ - 4_N и строк 5₁-5_N, регистры адреса столбцов 6 и строк 7, регистр 8 данных, кодер 9, первый 10 и второй 11 дешифраторы номера матричного накопителя, блок 12 обнаружения двойной ошибки, элементы И 13₁ - 13_N, элементы И 14₁ - 14_N, сумматоры 15₁ - 15_N по модулю два, блок 16 декодирования и обнаружения однократной ошибки. В устройстве дефекты матричного накопителя, распределенные случайным образом, с помощью преобразователей 4 и 5 "концентрируются" ("собираются") в области накопителей 1, различные (по адресам) для отдельных накопителей. 1 ил.