Запоминающее устройство с контролем и коррекцией информации Советский патент 1984 года по МПК G11C29/00 

второго элемента ИЛИ, второй и третий входы блока анализа ошибок соединены с другими выходами первого блока сравнения, а входы с четвертого по шестой - с выходами сумматора по модулю два, выходы счетчиков первой группы, элементов И первой, третьей и четвертой групп соединены с контрольными входами регистра числа, выходы дополнительного регистра адреса подключены к другим входам четвертого блока сравнения, а входы соединены с входами регистра адреса и являются адресными входами устройства, контрольным выходом которого является другой выход счетчика ошибок.

2. Устройство по п. 1, о т л и чающееся тем, что блок анализ ошибок содержит элементы И с второго по девятый и элементы ИЛИ с третьего по пятый, выходы которых являются выходами блока, причем выходы элементов И с второго по четвертый

соединены с входами третьего элемента ИЛИ, выходы пятого и шестого элементов И - с входами четвертого :элемента ИЛИ, выходы элементов И с седьмого по девятый подключены к первому, второму и третьему в {одам пятого элемента ИЛИ, четвертый вход которого соединен с первым входом . шестого элемента И и является первым выходом блока, первые входы четвертого, седьмого, восьмого и девятого элементов И объединены и являются вторым входом блока, первые входы второго, третьего и пятого элементов И и второй вход шестого элемента И объединены и являются третьим входом блока, вторые входы второго и восьмого элементов И и третий вход шестого элемента И объединены и являются четвертым входом блока, пятым входом которого являются вторые входы. третьего, четвертого и девятого элементов И, а шестым входом - вторые входы пятого и седьмого элементов И.

1. ЗАПОМНИAIODIEE УСТРОЙСТВО С КОНТРОЛЕМ И КОРРЕКЦИЕЙ ИНФОРМАЦИИ, содержащее регистр числа, регистр алреса, шифратор записи, шифратор считывания, накопитель, усилители считывания, регистр контрольной информации, первый блок сравнения и дешифратор сяиибок, причем выходы регистра числа соединены с входами шифратора записи, шифратора считывания и информационными входами накопителя, выходы которого подключены к входам усилителей считывания, выходы которых соединены с одним из информационных входов регистра числа и одними из входов первого блока сравнения, другие входы которого подключены к выходам ьгафратора считывания, а одни из выходов соединены соответственно с входами дешифратора О11ибок и с управляющим входом регистра числа, другие информационные входы которого подключены к выходам шифратора записи, адресные входы накопителя соединены с входами регистра адреса, отличающееся тем, что, с целью повышения надежности устройства путем обнаружения и коррекции четьфех ошибок одновременно/ в него введены группы стетчиков, блоки сравнения с второго по четвертый,, регистр .дефектных разрядов, блок анализа ошибок , сумматор по модулю два, счет;Чик ошибок, дополнительный регистр -.адреса, группы элементов И, элементы . ИЛИ и первый элемент И, причем входы и выходы счетчиков первой группы подключены соответственно к выходам регистра числа и к одним из входов второго блока сравнения, другие входы которого соединены с выходами усилителей считывания, а выходы - с вхоДс1ми первого элемента ИЛИ и регистра контрольной информации, выходы которого подключены к первым входам элементов И первой руппы, входа счетчиков второй группы подключены к выходам усилителей считывания, а выходы к первым и вторым входам элементов И второй группы, выходы которых соединены с входами сумматора по модулю два и регистра дефектных разрядов, выходь которого подключены к одним из вхо(Л дов третьего блока сравнения и первым входам элементов И третьей группы, вторые входы которых соединены с рыходом первого элемента ИЛИ и первым входом первого элемента И, выход которого подключен к управляющему входу регистра адреса, выходы которого соединены с одними из входов чётвер;того блока сравнения, выходы которо. го подключены к вторым входам элесо ментов И первой группы, третьи входы которых, второй ВХОД первого элемен00 та И и управляющий вход дополнительо :о ного регистра адреса подключены к первому выходу счетчика ошибок, вход которого соединен с первым выходом блока анализа ошибок, первый вход которого подключен к выходу третьего блока сравнения, третьим входам элементов И третьей группы и первому вхс ду второго элемента ИЛИ, второй вход которого соединен с вторыгл выходом блока анализа ошибок, третий выход которого подключен к .управляющему входу третьего блока сравнения, другие входы которого соединены с выходами дешифратора ошибок и первыми входами элементов И четвертой группы, вторые входы которих подключены к

Изобретение относится к вычисли(тельной технике и может быть использовано npk разработке запоминающих устройств ЦВМ.

Известно запоминающее устройство с контролем и коррекцией информации, которое содержит основной и дополнительный накопители, блок выборки адресов, дешифратор, блок контроля, регистр числа и элементы И по числу разрядов основного накопителя I.

Недостатки этого устройства - его сложность и невозможность исправлять ошибки, возниканвдие в процессе эксплуатации.

Наиболее близким к предлагаемому является запоминающее устройство с контролем и коррекцией информации, содержащее накопитель, информационный регистр, регистр контрольных раз рядов, шифраторы записи и считывания блок сравнения и дешифратор, причем выход информационного регистра соединен с входами шифраторов записи, считывания и накопителем, выход которого подключен к первым входам информационного регистра и регистра контрольных разрядов, выход которого соединен с первым входом схемы сравнения, второй вход которой подключен к выходу шифратора считывания, первый выход - с входом дешифратора, выход которого соединен с вторыми входами информационного регистра и регистра контрольных разрядов, выход шифратора записи соединен с другим входом накопителя C2J.

Известное устройство может исправить лишь одну и обнаружить две ошибки, что снижает его надежность.

Цель изобретения - повышение надежности устройства путем обнаружения и коррекции четырех ошибок одновременно.

;

Поставленная цель достигается тем Что в запоминающее устройство с контролем и коррекцией информации, содержащее регистр числа, регистр адреса, шифратор записи, шифратор считывания, накопитель, усилители считывания, регистр контрольной информации, первый блок сравнения и дешифратор ошибок, причем выходы регистра числа соединены с входами шифратора записи, шифратора считывания и информационными входами накопителя, выходы которого подключены к входам усилителей считывания,выходы которых соединены с одними из информационных входов регистра числа и одними из входов первого блока сравнения, другие входы которюго подключены к вы.ходам шифратора считывания, а одни из выходов соединены соответственно с входами дешифратора ошибок и с управлякндим входом регистра числа, другие информационные входы которого подключены к выходам шифратора записи, адресные входы накопителя соединены с входами адреса, введены группы счетчиков, локи срапиения с втосого по четвертый, регистр дефектных разрядов, блок анализа ошибок, сумматор по модулю два, счетчик 01Шбок , дополнительный регистр адреса, группы элементов И,элементы ИЛИ и первый элемент И, причем входы и выходы счетчиков первой группы подключены соответственно к выходам регистра числа и к одним из входов второго блока сравнения, другие входы которого соединены с выходами усилителей считывания, а выходы - с входами первого элемента ИЛИ и регистра контрольной информации, выходы которого подключены к первым входам элементов И первой группы, входы сче чиков второй группы подключены к выходам усилителей считывания, а выходы - к первым-и к вторым входам элементов И второй группы, выходы которык соединены с входами cy дмaтopa по модулю два и регистра дефектных разрядов, выходы которого подключены к одним из входов третьего блока сравнения и первыг входам элементов И третьей группы, вторые входы которых соединены с выходом первого элемента ИЛИ и первым входом первого элемента Н, выход которого подключен к управляющему входу регистра адреса выходы которого соединены с одними из входов четвертого блока сравнения, выхода1 которого подключены к вто р1лл входам элементов И первой группы третьи входы которых,, второй вход первого элемента И и управляющий вход.дополнительного регистра адреса подключены к первому выходу счетчика ошибок, вход которого соединен с пер вым выходом ,блока анализа ошибок, первый вход которого подключен к выходу третьего блока сравнения, треть им входам элементов И третьей группы и первому входу второго элемента ИЛИ, второй вход которого соединен с вторым выходом блока анализа ошибок, третий выход которого подключен к управляющему входу третьего блока сравнения, другие входы которого сое динены с выходами дешифратора ошибок и первыми входами элементов И четвер той группы, вторые входы которых подключены к выходу второго элемента ИЛИ, второй и третий входы блока ана лиза ошибок соединены с другими выходами первого блока сравнения, а входы с четвертого по шестой - с выходами сумматора по два, выхо ды счетчиков первой rpynnia, элементов И первой, третьей и четвертой групп соединены с контрольными входами регистра числа, выходы дополнительного регистра адреса подключены к другим входам четвертого блока сравнения, а входы соединены с входа ми регистра адреса и являются адресными входами устройства, контрольным выходом которого является другой выход счетчика ошибок. Кроме того, блок анализа ошибок содержит элементы 1 со второго по девятый и элементы ИЛИ с третьего по пятый, выходы которых являются выходами блока, пpичe 1 выходы элементов И с второго по четвертый соединены с входами третьего элемента V{ЛИ, вь1хрды пятого и шестого элементов И - С входами чегвертого элемента ИЛИ, выходы элементов И с седьмого по девятый подключены к первому, к второму и третьему входам пятого элемента ИЛИ, четвертый вход которого соединен с первым входом пестого элемента И и является первым входом блока, первые входы четвертого, седьмого, восьмогоИ девятого плсментов И объединены и являются вторым входом блока, первые входы второго, третьего и пятого элементов И и второй вход шестого элемента И объединены и являются третьим входом блока, вторые входы второго и восьмого элементов И и третий вход шестого элемента И объединены и являются четвертым входом блока, пятым входом которого являются вторые входы третьего, четвертого и девятого элементов И, а шестым входом - вторые входы пятого и седьмого элементов И. На Фиг. 1 представлена функциональная схема предлагаемого устройства; на фиг. 2 - функциональная схема блока анализа ошибок. Запоминабщее устройство содержит (фиг.If регистр 1 числа, накопитель 2, усилители 3 считывания, шифратор 4 записи, шифратор 5 считывания, первый блок 6 сравнения, дешифратор 7 ошибок, первую группу счетчиков 8, второй блок 9 сравнения, первый элемент . ИЛИ 10, регистр 11 контрольной информации, первую группу элементов И 12, вторую группу счетчиков 13, вторую группу элементов И 14, регистр 15 дефектных разрядов, третью группу элементов И 16, блок 17 анализа ошибок, сумматор 18 по модулю два, третий . блок 19 сравнения, четвертую группу элементов И 20, второй элемент ИЛИ 21, счетчик 22 ошибок, первый элемент И 23, регистр 24 адреса, четвертый блок 25 сравнения, дополнительный регистр 26 адреса. Блок анализа ошибок содержит (фиг. 2) элементы И с второго по девятый 27-34 и элементы ИЛИ35-37 с третьего по пятый. На фиг. 1 и 2 обозначены информационные 38 и , управлякяаий 40 и контрольн1..е 41-44 входы регистра 1 числа, входы 45-50 с первого по шестой и выходы 51-53 блока 17 анализа ошибок, выходы 54 блока 6 сравнения, выход 55 устройства. Число счетчиков 13 второй группы

равно 1ислу разрядов накопителя 2, выпЬлненного на регистрах.

Устройство работает следукнцим образом.

Перед началом работы в накопитель 2 записывается тест служебной информации для определения работоспособности каждого регистра.

Тест представляет собой комбинацию 10. При повреждении в регистре накопителя 2 (фиг. 1) или усилителя 3 на выходе соответствующего из усилителей 3 считывается комбинация 00 или 11, что свидетельствует о нерботоспособности регистра в накопителе 2. Если комбинация считана верно, то на выходе первого из счетчиков 13 будет сигнал 1, а на выходе второго - сигнал О, этот сигнал .выдается с инверсного выхода второго из счетчиков 13, и оба эти сигнаша подаются на соответствующий из элементов И 14.. Если на выходе элемента И 14 формируется 1, то соответствующий регистр накопителя 2 неработоспособен и при дальнейшем описании считается дефектньм.

При обршцении к устройству регистр 1, счетчики 13, счетчики 8, регистры 11, 15, 24 и 26, счетчик 22 устанавливаются в О (цепи обнулеНИН условно не показаны).

В режиме записи числовая информация, предназначенная для записи в накопитель 2, поступает с выходов регистра 1 на вход шифратора 4, где происходит формирование контрольного кода, который подается на входы 39 регистра 1, далее число и контрольные коды с выходов регистра 1 подаются на входы накопителя 2 где осуществляется запись информации. На адрееные входы накопителя 2 подается информация текущего адреса из регистра 24. Счетные импульсы подаются на управляющий вход регистра 24 с выхода счетчика 22 через элемент и 23. Параллельно с занесением инфор мации в накопитель 2 в счетчиках 8 производится Подсчет единиц записы-. ваёмой информации по каждому разряду Это необходигю для дальнейшего опрёде ления и коррекции случайных ошибок, которые нельзя исправить, используя контрольные коды по Хэммингу.

После окончания записи массива информации контрольная информация с выходов счетчиков 8 поступает на вхо ды 41 регистра 1 и далее записываетс в накопитель 2. На этот режим записи заканчивается.

В начале режима считывания с выходов накопители 2 выдается служебная инфоци ация, которая поступает на ВХ.ОДЫ усилителей 3 и далее на входы счетчиков 13. Счетчики 13 и элементы И 14 производят анализ служебной информации, и сигналы о наличии дефектных разрядов в том случае, если они имеются, поступают на входы регистра 15 и на сумматор 18, где происхо-, дит подсчет количества имеющихся дефектных разрядов. Информация о количестве дефектных разрядов и номера дефектных разрядов хранятся на регистре 15 и в сумматоре 18 в течение всего периода обращения к массиву информации, записанной в накопитель 2

После служебной информации считывается записанная ранее числовая информация . При этом число с выходов усилителей 3 поступает на входы 38 регистра 1, с выхода которого оно поступает на вход шифратора 5, который вновь формирует контрольные разряды по коду Хэмминга и контрольные разряды для обнаружения двойной ошибки, затем эти сигналы сравниваются блоком б со считанными контрольными кодами, поступающими с выходов усилителей 3. При этом возможны различные виды ошибок. Ошибка, вызванная постоянными дефектами и зафиксированная в регистре 15, в дальнейшем именуется постоянной ошибкой. Возможны такие случаи, когда дефекты, зафиксированные в регистре 15 для определенной записанной информации, не вызывают ошибки, такую Ситуацию будем в дальнейшем именовать фиктивной ошибкой.

. В случае отсутствия как постоянных, так и случайных ошибок все выходы блока 6 и ВЫХОДЫ 48,49 сумматора 18 не возбуждены, число с регистра 1 выдается на выходы устройства (на фиг. 1 условно не показаны .

При этом контрольные коды ХЭ1 инга, сформированные шифратором 5, равный считанным контрольным кодам. При рассмотрении количества ошибок, возникающих в устройстве, ограничимся двумя случайными ошибками и двумя постоянными, так как возникновение трех и более случайных ошибок будем считат маловероятным событием. В случае возникновения нечетного числа ошибок при считывании числовой информации при сравнении контрольных кодов записанных в накопителе 2, и контрольных кодов, вновь сформированных в режиме считывания, на выходе 54 блока б формируется сигнал ненулевого признака, КОТОРЫЙ поступает на вход 40 регистра 1, прекращая считывание числовой информации. На входы дешифратора 7с выходов блока подаются сигналы признака ошибки, которые сформированы в блоке б, а на выходе 46 блока 6 формируется сигнал возникновения нечетной ошибки в считанной информации, при этом возможны следующие комбинации о&шбок: а ) одна посто,янная оошбка; б одна постоянная и одна фиктивная ошибки; в) одна постеянная и две случайные огиибки; г одна постоянная, две случайные и одна фиктивная оишбки; д ) одна, случайная ошибка; el одна случайная и две фиктивные ошибки;ж ) одна случайная и одна фиктивная ошибки; з) одна случайная и две постоянные ошибки. Если в процессе считывания служеб ной информации обнаружены один или два дефектных регистра накопителя 2, то информация об этих дефектных разрядах записывается в регистр 15, а их общее количество подсчитывается сумматором 18. При уделов ИИ существования одиночной ошибки и наличии сигнала одного дефектного разряда накопителя 2 на выходе 48 сумматора 18 на вход 47 блока 17 поступает сигнал одиночной ошибки с выхода блока б, на входах дешифратора 7 формируются сигналы пр1 знака ошибки, поступающие с выходов блока б, при этом возбуждается выход дешифратора 7, соответствующий номеру разряда, в котором произошла смйнбка. Си1Налы, которые поступают на входы 47,48 блока 17, подаются на входы.элемента И 27, в результате на выходе 53 формируется и поступает на вход блока 19 сигнал разрешения срав нения содержимого регистра 15и дешиф ратора 7. Если адреса дефектного раз ряда и номер ошибки совпали, то выдается сигнал совпадения, который поступает на первые входы элементов И 16, на вторых входах которых находится номер дефектного разряда. При этом возбуждается выход соответствую щего блока из элементов И 16 и выдается сигнал коррекции на соответству }оЩий из входов- 43 регистра 1. Таким образом производится коррекция содер жимого дефектного разряда накопителя 2.Случай б характеризуется условием существования одиночной ошибки и наличием сигнала рвух дефектных разр$щрв. ндкопителя на втором входе cs матора 18. На вход блока 17 поступает сигнал одиночной ошибки, а на вход 49 - сигнал, поступающий.с выхода сумматора 18, но на выходе дешифратора 7 находятся сигналы соотвётствующие сигналам признака ошибки, которые поступсшзт на входы блока 19. Сигналы с входов 47 и 49 блока 17 подаются на .элемент и 28 (фиг. 2) , в результате чего с выхода 53 поступает сигнал на вход блока 19, на другие входы которого подаются сигналы, соответствующие номерам дефектных разрядов с выходов дешифратора 7. В блоке 19 происходит сравнение номера регистра, содержащего постоянную ошибку, и номера разряда на выходе дешифратора 7, в результате чего сигнал разрешения коррекции выдается на первые входы элементов И 16, с соответствуюыего выхо/ит которых выдается сигнал, поступающий на вход 43 регистра 1, и выполняется коррекция информацни. Вновь сформнрованн1--1е контрольные коды сравнинаются с кодами, поступившими из накопителя 2, и ,на выходе 40 блока б появляется сигнал нулевого признака,.разрешающий дальнейшее считывание из накопителя 2. В случае в рассматривается наличие одной постоянной и двух случайных ошибок. Как и в предыдущих случаях возбуждаются вмходы 40,54 и 47 блока 6. На входе 47 блока 17 присутствует сигнал одиночной ошибки, а на входе 48 - сигнал наличия одного дефектного разряда в накопителе 2. В этом случае, как и в случае сх, по сигналу на выходе 53 блока 17 блок 19 разрешает сравнение номера дефектного разряда, поступающего с регистра 15, и номера разряда одиночной ошибки на выходе дешифратора 7. Но в этом случае номера разрядов не совпадают и блок 19 выдает сигнал несовпадения, который поступает на вход 45 блока 17, в результате чего с выхода 53 сигнал подается на вход счетчика 22, на выходе которого формируется сигнал, поступающий на вход регистра 2g, по которому происходит запрет формирования текущего адреса в регистре 26, а также подается сигнал на входы элементов И 12 и на вход элемента И 23. Производится дальнейшее считывание .информации из накопителя 2 и подсчет контрольной информации. После окончания считывания числового массива считывается контрольная информация и поступает на входы блока 9, на другие входы которого подается с выходов счетчиков 8 информация, подсчитанная в режиме считывания. При сравнении контрольной информации в блоке 9 определяются разряды, в которых дроизошли случайные ошибки, т.е. осу цествляется продольный контроль числовой информации. Далее сигнал несовпадения подается на соответствующий вход регистра 11 и на один из входов элемента ИЛИ 10, на выходе которого формируется сигнал, разрешающийповторное обращение к накопите-пю 2. Этот сигнал подается на вход элемента И 23, на втором входе которого - сигнал с выхода счетчика 22, а на выходе элемента И 23 формируется сигнал, поступакщий на вход регистра 24. В результате текущий адрес с выхода регистра 24 подается на входы блока 25, на другие входы которого подается сшрес, соответствующий неопределенному состоянию устройства, т.е. нельзя в этом случае произвести непосредственную коррекцию информации. При совпадении адресов в блоке 25 возбуждается, ого выход, сигнал поступает на вт рыа эходы элементов И 12, на третьих входах которых находятся номера разр дав, в которых в данном числе произошли случайные ошибки. Возбуждаются выходы соответствующих элементов Pi 12, сигналы подаются на входы 42 регистра 1, т.е. производится коррекг ция случайных ошибок. Но в данном случае все выходы блока 6 останутся возбуждены, так как произошла коррек .ция постоянной ошибки при условии одиночной ошибки. Случаю 1. соответствует условие одиночной ошибки, наличие сигнала двух дефектных регистров накопителя 2, сигналы на выходах блока б и на входах ,47 и 49 блока 17, формирующие сигнал -на его выходе 53. На первых Входах блока 19 - сигналы одиночной ошибки, а на другие его входы поступ ют номера дефектных разрядов с выхо дов дешифратора 7. Формируется сигйал несовпадения в блоке 19, так как номера дефектных регистров не соответствуют сигналам на выходе дешифра тора 7 , и сигнал с выхода блока 19 подается на вход 45 блока 17, с выхода 53 которого подается сигнал на вход счетчика 22, а на его выходе возникает сигнал, по которому производится запрет Формирования текущего адреса на регистре 26, Процесс обнаружения двух случайных ошибок аналогичен случаю Ъ. После коррекции случайных ошибок на выходах блока 6 формируются сигналы, соответствующие одиночной ошибке, а на выходах сумматора 18 - сигнал двух дефектных ошибок, что соответствует случаю 5. В случае д на входе 47 блока 17 присутствует сигнал наличия одиночной ошибки, а на входе 50 - сигнал отсутствия дефектов в накопителе 2. Эти сигналы подаются на входы элеме та И 30, в результате на выходе 52 формируется сигнал, поступающий на второй вход элемента ИЛИ 21, с выхо да которого подается сигнал разреше ния на входы элементов И 20, на дру гие входы которых подаются сигналы выходов дешифратора 7. Возбуждается выход Ьдного иэ элементов И 20, соо ,ветствую1дий номеру разряда, в котором произошла случайная ошибка, и производится ее коррекция в регистре 1. В случае е возбуждаются входы 47 и 49 блока анализа 17 и соответственно его выход 53. Сигнал с выхода 53 блока 17 подается на вход блока 19, где формируется сигнал несовпаде ния, который поступает на вход 45 блока 17, с выхода которого подается на вход счетчика 22.Далее производится определение и коррекция,случай ной ошибки аналогично случаю . Если после коррекции одной случайной ошибки выходы 40,54,46 и 47 блока 6 не возбуждаются, то коррекция произведена правильно и два дефектных разряда в данном случае содержат фиктивные ошибки. В случае возбуждаются входы 47 и 48 и выход 53 блока 17, в блоке 19 происходит несовпадение содержимогдрегистра 15 и дешифратора 7. Сигнал с выхода блока 19 поступает на вход 45 блока 16 и далее на вход элемента И 31, на входах.47 и 48 которого находятся сигналы одной ошибки и одного дефектного разряда, в результате формируется сигнал, поступающий на выход 52 блока 17 и далее на вход элемента ИЛИ 21, с выхода которого поступает как сигнал разрешения коррекции на входы элементов И 20, на других входах которых находится сигнал номера разряда, в котором произошла случайная ошибка. Случай 3 аналогичен случаю е, но после коррекции одной случайной ошибки, т.е. после подсчета контрольной информации и проведения продольного контроля и коррекции, возникает условие существования двух постоянных ошибок, обнаружение и коррекция которых рассмотрены ниже. Рассмотрим случай, когда формируется сигнал четной ошибки, при этом в режиме считывания возбуждаются выходы 40 и 54 блока 6, а на его выходе 46 формируется сигнал наличия четной ошибки в считанной информации. При этом возможны следующие комбинации: м ) две постоянные ошибки; к) две случайные сшибки; л) две случайные и одна фиктивная ошибка; м1 две случайные и две фиктивные ошибки; две случайные и две постоянные ошибки; о) одна случайная и одна постоянная ошибки; п) одна случайная, одна постоянная и одна фиктивная. Работу устройства при наличии четной ошибки рассмотрим для случая двух постоянных ошибок (и) и случая двух случайных ошибок (к), так как работа устройства в остальных случаях аналогична, в основном, рассмотренным случаям. В случае и возбуждены входы 46 и -49 блока 17 и его выход 51, с которого сигнал поступает на вход счетчика 22, По этому сигналу производится запрет формирования текущего адреса в регистре 26, а затем - подсчет контрольной информации, но так как случайных ошибок не возникало, то с выхода элемента ИЛИ 10 на .входы элементов И 16 выдается сигнал, разрешающий коррекцию информации при овторном обращении в тех дефектн -,1х разрядах, которые записаны в регистре 15. Таким образом корректируются две постоянные ошибки.

В случае к отсутствуют сигналы о наличии дефектных разрядов, но возбуждены входы 46 и 50 блока 17. Сигнал на входе 50 блока 17 свидетельствует об отсутствии дефектных разрядов в накопителе 2. Возбуждается выход 51 блока 17, сигнал подается на вход счетчика 22, производится подсчет контрольной информации, определение регистров в накопителе 2, в которых произошли случайные ошибки и их коррекция, аналогично случаю в.

Если в процессе считывания числового массива из накопителя 2 поступает второй сигнал на вход счетчика 22, то на выходе 55 счетчика 22 возбужден сигнал неисправимой ошибки и производится останов работы устройства.

Таким образом, сохраняется работоспособность при возникновении одной, двух, трех и четырех ошибок, так как эти оишбки могут быть автоматически локализованы и исправлены, за счет чего повьлнается надежность предлагаемого устройства. При этом две ошибки могут быть случайн.ьпии, возникшими в процессе эксплуатации устройства, а еще две вызваны заранее допущенными дефектами накопителя 2.

В предлагаемом запоминающем устройстве последовательного действия , применяются как поперечный контроль по коду Хэмминга, так и продольньйй 5 контроль, что позволяет проводить

коррекцию четырех ошибок одновременно.

Технико-экономическое преимущество предлагаемого устройства заключается в более высокой надежности.

Фиг, 2