Универсальный DV(Т)-триггер Советский патент 1990 года по МПК H03K3/37 

Изобретение относится к цифровой технике и может использоваться при производстве пересчегных схем, сдвигающих и параллельных регистров, а также как самостоятельный триггер в различных цифровых устройствах.

Цель изобретения - повышение быстродействия и расширение функциональных возможностей.,

Поставленная цель достигается за счет введения новых конструктивных признаков, обеспечивающих уменьшение на одну элементарную задержку времени распространения сигнала от входа

к выходу триггера и возможность асинхронной установки триггера.

На чертеже приведена функциональная схема DV-триггера.

Универсальный DV(T)-триггер содер- жит первый, второй элементы ИЛИ-НЕ 1 и 2, элемент ИЛИ-НЕ 3 (элемент НЕ с входной структурой ИЛИ), первый, второй элементы И k, 5 и третий, четвертый элементы ИЛИ-НЕ 6, 7. Вход D сое- динен с первым входом элемента ИЛИ-НЕ

1,выход и второй вход которого соединены соответственно с первым входом элемента ИЛИ-НЕ 2 и с выходом элемента И Ц, выход которого соединен с первым входом элемента ИЛИ-НЕ 6, выход которого соединен с инверсным выходом Q и с первым входом элемента ИЛИ-НЕ 7, выход которого соединен с прямым выходом Q и с вторым входом элемента ИЛИ-НЕ 6, выход элемента И

5 соединен с вторым входом элемента ИЛИ-НЕ 7 и с вторым входом элемента ИЛИ-НЕ 2, выход которого соединен с входом элемента ИЛИ-НЕ 3 входом элемента И 4 торого соединен

мента И 5, второй вход которого соединен с выходом элемента ИЛИ-НЕ 3, дополнительный вход которого соединен с входом S и с третьими входами элементов ИЛИ-НЕ 1, 6, вход R соединен с третьими входами элементов ИЛИ-НЕ

2,7, вход С соединен с первым входом элемента И 5, вход V соединен с третьими вводами элементов И k, 5.

DV-триггер можно отнести к классу ведущий-ведомый. Ведущая ступень содержит элементы ИЛИ-НЕ 1-3, а ведомая ступень - элементы И , 5 и выходную бистабильную ячейку HP элементах ИЛИ-НЕ 6, 7.

Триггер работает следующим образом.

и

с первым , второй вход ко- с первым входом эле

0

5

5

0 5

д

5

0

5

При отсутствии сигнала разрешения (V 0) или синхроимпульсов на входе С элементы И k и 5 выключены, на их выходах нули и бистабильна, ямг ика (БЯ) находятся в каком-либо из двух состояний 1 и О, т.е. триггер находится в режиме хранения ранее записанной информации. Если при этом на D-входе происходит изменение информации, то они не передаются на выходе Q и 0 триггера, но элементы ИЛИ-НЕ 1-3 ведущей ступени устанавливаются в состояния, соответствующие значению информации, поступающем на D-вход.

Если на D-входе присутствует единичная информация (D 1), го при V - 0 или С 0 -з выходах элементов ИЛИ-НЕ 1-3 устанавливаются соответственно уровни О, 1 и О. При поступлении на триг гер разрешения V - 1 и синхроимпульса С 1 включает- ся элемент 11 и замыкается обратная связь: 1 с выхода элемент ИЛИ-НЕ 2 подается через элемент И на вход элемента ИЛИ-НЕ 1, т.е. в ведущий ступени триггера зафиксирована поступившая на D-вход единичная информация и ее последующие изменения при уровне синхроимпульса С - 1 не влияют на состояние элементов ИЛИ-HL 1-3. Одновременно 1 с выхода элемента И k, поступающая на вход элемента ИЛИ-НЕ 6, переключает БЯ в состояние, при котором на Q-выходе появляется 1, т.е. единичная информация, присутствовавшая на D-входе, в момент поступления синхроимпульса передается на выход триггера.

Если при С 0 на D-входе присутствует нулевая информация (D - 0), то на выходах элементов ИЛИ-НЕ 1-3 устанавливаются соответственно уровни 1, О, 1. При поступлении на триггер синхроимпульса С 1 (при У 1) включается элемент И 5 и замыкается обратная связь. 1 с выхода элемента ИЛЬ-НЕ 3 подается черсо элемент И 5 на вход элемента ИЛИ-НЕ 2, т.е. в триггере на элементах ИЛИ-НС 2 и 3 и элементе И 5 зафиксиоована поступившая на D-вход нулевая инфор мация. Последующие ее изменения при С 1 приводят к изменениям состояния выхода элемента ИЛИ-НЕ 1, но они не влияют на состояние выводов элементов ИЛИ-НЕ 2 и 3. Одновременно

-s 1

1 с выхода элемента И 5, поступающая на вход элемента ИЛИ-НЕ 7, переключает ВЯ в состояние, при котором на Q-вчходе появляется О, т.е. ну- лев )Я информация, присутстворавшая на 1)-входе, в момент поступления синхроимпульса передана на выход триг гера.

Таким образом, информация с D-вхс да триггера поступает в ведущую триг герную ступень только во время паузы между синхроимпульсам. пр, разомкнутых обратных связях, а с момента поступления синхроимпульсов обратные связи замыкаются, информация фиксируется в ведущей ступени и одновременно перезаписывается из нее в БЯ триггера по положительному фронту синхроимпульсов.

Необходимое время передами информации в ведущую ступень определяется временем срабатывания элементов ИЛИ-НС 1-3 и равно г. , где г Гр - среднее элементарное задер/чки. Поэтому длительность паузы между син хроимпульсами достаточно иметь 4t . . Длительность синхроимпульсов определяется временем переключения биста- бильной ячейки, равным 2t Lp.

Следовательно, быстродействие предлагаемого D(Т)-триггера, определяемое его максимальной частотой переключений в счетном режиме при соединении D-входа с инверсным Q-вы- ходом триггера, составляет 1/6tCp .

При подаче положительного сигнала на S-вход происходит принудительная асинхронная установка триггера в сое тояние 1 независимо от наличия сиг нала на входах С и D. При подаче положительного сигнала на R-вход происходит принудительная асинхронная установка триггера в состояние 1 независимо от сигналов на входах С и D.

В режиме счетного триггера информация на выходах Q и О изменяется по положительному фронту импульса на С входе, а на выходах элементов ИЛИ-НЕ 2, 3 - по отрицательному фронту. Поскольку импульсы установки БЯ с вы5 ЗЬ86

ходов элементов И , 5 пс-яь поочередно с задержкой 1tп, относительно импульса на С-входг и имеют одинаковую полярность с пмпульгами на С-входе, то их можно использовать в качестве импульсоч Перенос и Заем, причем импульсы Заем, Перенес можно снимать соответственно с

ю выходов элементов И А, rj.

Формула изобретения

Универсальный DV(T)-триггер, содержащий входы D, г, V, метчре 1Ь мента ПЛИ-НЕ, два элеме-нта И и мечт НЕ, вход I) соединен с первым входом первого элемента ИЛИ-НС, выход и второй вход которгго соединены соответственно с первым, входом второго го элемента ИЛИ-НЕ и с выходом первого элемента И, выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, выход которого соединен с инверсным выходом Q и с первым вчо- Ь ;)Ом четвертого элемента ИЛИ-НЕ, вы/ о/ч которого соединен с прямым выходом О и г вторым входом третьего элемента ИЛИ-НЕ, выход второго элемента И соединен с вторым входом четвертого эле- 30 мечта ИЛИ-НЕ и с вторым входом второго элемента ИЛИ-НЕ, выход которого соединен с входом элемента HL и соединен с первым входом второго элемента И, второй вход которого соединен 35 с первым входом второго элементе) И, второй вход которого соединен с выходом элемента НЕ, о г л и ч а ю - щ и и с я тем, что, с целью повышения быстродействия и расширения функ- -1и циональных возможностей, в него введены входы R и S, а в разрыв связи между выходом второго элемента ИЛИ-НЕ и входом элемента НЕ введена структура ИЛИ, дополнительный вход которой 45 соединен с входом Бис третьими входами первого и третьего элементов ИЛИ-НЕ, вход R соединен с третьими входами второго и четвертого элементов ИЛИ-НЕ, вход С соединен с первым 50 входом второго элемента И, вход V соединен с третьими входами первого и второго элементов И.

Изобретение относится к цифровой технике и может использоваться при производстве пересчетных схем, сдвигающих и параллельных регистров, а также как самостоятельный триггер в различных цифровых устройствах. Целью изобретения является повышение быстродействия и расширение функциональных возможностей. В DV(Т)-триггер введены входы R и S асинхронной установки и новые конструктивные связи. Устройство также содержит входы D,V,C, элементы ИЛИ-НЕ 1 - 3, ЭЛЕМЕНТЫ И 4, 5 ЭЛЕМЕНТЫ ИЛИ-НЕ 6, 7. Цель достигается за счет уменьшениия на одну элементарную задержку логического элемента времени распространения сигнала от входа DV-триггера к его выходу и за счет получения возможности асинхронной установки триггера. 1 ил.