Тестер для контроля цифровых блоков Советский патент 1990 года по МПК G06F11/26 

Изобретение относится к автомата- , ке и вычислительной технике и может быть использовано для контроля цифровых блоков.

Цель изобретения - расширение функциональных возможностей за счет контроля встроенных в цифровой блок как логических, так и обладающих полнодоступной памятью интегральных схем, имеющих схемные замыкания выводов между собой, на общую шину и шину питания без разрыва связей, между интегральной схемой (ИС) и цифровым блоком.

На фиг.1 показан тестер; на фиг.2- разряд блока трехуровневых ключей.

Тестер (фиг,1) содержит регистр 1 данных, блоки 2 и 3 шинных формирователей, регистр 4 коммутации, блок 5 коммутации, блок 6 трехуровневых ключей, дешифратор 7 команд, блок 8 сравнения, блок 9 компараторов, эта- лонную ИС 10, ИС 11 контролируемого блока. Кроме того, на фиг.1 показано устройство 12 формирования тестов и обработки реакций (УТР) и селектор 13 адреса, вырабатывающий сигналы синхронизации.

Устройство, показанное на фиг.2, содержит элемент И-НЕ 14 с открытым коллектором (относящийся к дешифратору 7 команд), резисторы 15-22, ключи 23-25 (относящиеся к блоку 6 трехуровневых ключей), транзистор 26, спаренный компаратор 27 (относящийся

ел

СИ

ел ч

блоку 9 компараторов) и элементы Е 28 и 29.

Контроль ИС цифрового блока дан- ым тестером возможен для ИС, имеюих п выводов, поэтому на соответст- вующих кабелях тестера, там,где это необходимо, проставлены количества линий кабеля п или 2п.

Тестер для контроля цифровых блоов работает следующим образом.

Разрядность шины данных (ШД) УТР, еализуемого на базе микропроцессорой системы, ограничена, поэтому рием информации в регистры 1 и 4 тестера и считывание реакций через блоки 2 и 3 производятся-порциями. Это обеспечивается последовательной подачей одиночных сигналов нужной группы Р1, Р2, РЗ или Р4, которые вырабатываются селектором адреса в соответствии с состоянием шины адреса (ША), сопровождаемому синхросигналом СИ

После подключения к тестеру с помощью тестового зажима контролируемой ИС 11 цифрового блока и эталонной ИС 10, вставляемой в специальный адаптер, оператор указывает код типа контролируемой ЙС, По этому коду в УТР происходит считывание из постоянного запоминающего устройства описания входов-выходов данного типа ИС. Описание входов-выходов представляет собой n-разрядное слово (16-разрядное при контроле ИС, имеющих 14 или 16 выводов), каждый разряд которого может принимать одно из четырех значений, описывающих род вывода ИС: А вывод является входом; С вывод - счетный вход; В - вывод является одним из выходов; X - на данный вывод ИС необходимо от блока 6 подавать вы сокоимпедансное состояние.

Сигнал, подаваемый на вход с кодом А, вызывает одиночный отклик на любом выходе, и многократное изменение сигнала на этом входе с О на 1 вызывает однотипные реакции, даже если ИС включает в себя элементы памяти. Сигнал, подаваемый на вход с кодом С, при многократном изменении с О на 1 при определенных значениях входных сигналов на остальных входах переводит ИС с памятью в другие состояния. Вывод с кодом В служит для съема реакций по выходам на входные воздействия. Вывод с

5

0

5

0

5

0

5

0

5

кодом X не обрабатывается. Кодировка одного вывода выполняется при по мощи двух двоичных разрядов.

Если контролируются ИС,,имеющие максимальное количество выводов 16, то при контроле ИС с 14 выводами оставшиеся пустыми восьмой и девятый выводы кодируются кодом X, а номера выводов, больше седьмого,увеличиваются на два.

Далее определяется включение ИС 11 цифрового блока, т.е. определяются замыкания выводов на шину питания и общую шину, а также замыкания между выводами. В регистр 4 коммутации сигналами Р1 заносится информация, которая, поступая на блок 5 коммутации, изолирует эталонную ИС 10, размыкая все связи между ее выводами и контролируемым блоком. Затем в регистр 1 данных по сигналам Р2 заносится информация, которая,поступая через дешифратор 7 команд на входы трехуровневых ключей блока 6, вызывает на их выходах сигналы уровня 1, мощность.которых ограничена определенным током (в тестере 300 мА). Эти сигналы подаются от ключей блока 6 на все выводы ИС 11. Если на каком-либо выводе зарегистрирован уровень О, определяемый в блоке 9 компараторов, т.е. на данном выводе уровень напряжения меньше 0,6 В при максимальном токе трехуровневого ключа, то блок 9 компараторов на одном из своих выходов выдает об этом сообщение, поступающее на информационные входы блока 3, а этот вывод ИС 1} принимается замкнутым в цифровом блоке на общую шину. Аналогично определяются замыкания на шину питания, только с выходов блока 6 ключей подаются сигналы О. Вывод, на котором зарегистрирована 1, считается замкнутым на шину питания.

Определение замыканий на общую шину и шину питания, а в дальнейшем замыканий между выводами выполняется по уровню напряжения на выходах трехуровневых ключей. Решающим элементом является спаренный компаратор, управляемый от дешифратора 7 команд. Принципиальная схема одного из каналов блоков 6, 7 и 9 приведена на фиг,2, Из схемы видно, что информация для одного канала кодируется двумя информационными разрядами, поступающими

от регистра 1 на вход дешифратора 7 (элементы 28, 29, 14), который управ ляет трехуровневым ключом (элементы 15-25) и компаратором (элемент 26 и 27). Причем, если на вход дешифратора 7 подается сигнал, вызывающий на выходе ключа уровень 1,то из пары компараторов подключается компаратор определяющий наличие нуля, т.е. нижний из пары 27 (сравнение производится с опорным напряжением 0,6 В). Если ключ выдает на выходе О, то подключается верхний компаратор пары 27 и сравнение производится с ЕОП1 1,8 В.

Трехуровневый ключ предназначен для подачи на входы тестируемой ИС 11 цифрового блока требуемого потенциального сигнала. Компаратор определяет уровень, получаемый на входе ИС, для сравнения его с подаваемым уровнем, так как ток блока 6 ограничен величиной 300 мА, Дешифратор 7 команд предназначен для преобразования входных сигналов XI и Х2 от регистра 1 в сигналы управления трехуровневым ключом и компаратором

Замена импульсных источников стимулирующих сигналов на потенциальные позволяет наряду с контролем блоков, содержащих только логические ИС, контролировать блоки, содержащие ИС с полнодоступной памятью (триггеры, регистры, счетчики), так как стимулирующие воздействия сохраняются и между моментами съема информации, не позволяя тестируемой ИС переходить в произвольные состояния. Потенциальные воздействия подаются в течение всего цикла контроля от установки контролируемой и эталонной ИС в одинаковое состояние, затем в течение всего времени подачи стимулирующих воздействий в коде Грея (этот код позволяет избежать неоднозначности реакций при снятии с входов ИС 10 и 11 запрещенных наборов) и до окончания контроля.

Результаты этапа контроля, считываемые с выходов блока 9 через блок 3 по сигналам Р4, поступают в УТР и отображаются в нем для восприятия оператором. Оператор по принципиальной схеме блока, в который встроена контролируемая ИС 11, определяет, имеет ли место замыкание этого вывода на соответствующую шину на самом деле. При необходимости замы-

0

0

кания оператор инициирует продолжение программы, а положение замкнутого вывода фиксируется.

Обнаружение замыканий между выводами контролируемой ИС производится для выводов, не замкнутых на общую шину и шину питания. Замыкание между выводами определяется по искажению уровня подаваемого сигнала при достижении током какого-либо ключа блока 6 максимального значения при подаче на два замкнутых вывода О и 1 одновременно, так как в этом 5 случае два ключа блока 6, выдающие противоположные значения, соединены выходами и работают друг на друга. Процедура обнаружения замыканий заключается в следующем. На первый не замкнутый на питание и общую шину вывод подается от блока 6 сигнал уровня 1, на следующий О. На все остальные выводы подается сигнал вы- сокоимпедансного состояния. Затем О сдвигается на следующий вывод, а на вывод, на который подавался О, подается высокоимпедансное состояние и т.д. При каждом новом положении О на выводах ИС блоком 9 компараторов производится контроль искажения уровней подаваемых напряжений. Для этого информация с выходов блока 9 через блок 3 по сигналам Р4 считывается в УТР. При обнаружении замы- 5 каний номера выводов фиксируются. Затем 1 передвигается на следующий вывод и процесс повторяется до окончания контроля замыканий всех выводов

0

При обнаружении любого замыкания

между выводами контроль прерывается, на все выводы подается сигнал высоко- импедансного состояния, а УТР инди-

с цирует номера замкнутых выводов. Оператор по принципиальной электрической схеме блока, в который встроена контролируемая ИС, определяет, имеет ли место замыкание между этими выводами

0 на самом деле. При необходимости замыкания оператор инициирует продолжение контроля, иначе ИС считается либо неисправной, либо неверно включенной. Информация о замыканиях исполь-

с зуется следующим образом. Если среди замкнутых выводов нет ни одного выхода (код В), то на все замкнутые выводы, кроме одного, далее подается высокоимпедансное состояние, а тестирую0

щая информация подается на один вход Если среди замкнутых выводов есть выход, то высокоимпедансное состояние подается на все выводы, а тестирующая информация на входы ИС поступает с замкнутого с ними выхода4

Далее производится коммутация выводов ИС 11, встроенной в цифровой блок, с выводами эталонной ИС 10. Коммутируются выводы, имеющие в ис ходной кодировке для данного типа ИС коды А и С. Не коммутируются выводы, имеющие код В, т.е. выходы, а также выводы с кодом X. Коммутация произ- водится с помощью блока 5 коммутации, управляемогЬ от регистра 4 коммутации ,

Если от регистра 4 в соответствую щем канале на вход блока 5 поступает сигнал 1, то на входы эталонной ИС О поступают сигналы, снимаемые с входов контролируемой ИС 11, а сигнал данного канала на выходе блока 8 сравнения равен нулю в течение всего дальнейшего времени контроля, В этом режиме эталонная ИС получает сигналы и питание от контролируемого блока. При поступлении в каком-либо канале от регистра 4 О на соответствующие входы блока 8 сравнения поступают сигналы с выходов контролируемой и эталонной ИС. На выходе данного канала блока 8 сравнения вы- рабатывается сигнал сравнения реакций обеих ИС на одинаковое воздействие по входам. При различии реакций на соответствующем выходе блока 8 появляется сигнал, равный , что свидетельствует о неисправности ИС, встроенной в контролируемый блок.

После замыкания выводов ИС дальнейшая работа по контролированию раб тоспособности ИС I1 производится с оставшимися входами. Под оставшимися входами понимают выводы обеих ИС, имеющие в начальной кодировке коды А и С и не замкнутые на общую шину и шину питания, и, кроме того, не получившие код X в связи с замыканиями с другими выводами

Для любого типа ИС - логических или с памятью - производится установка исходного состояния, так как и логические ИС могут быть включены как элементы памяти.

5 0 5 0

5 0

5

Установка в одинаковое состояние производится подачей на все оставшиеся входы уровней а э т-ем последовательной сменой состоя-ия аж- дого из оставшихся входов на О В результате на всех оставшихся ,, обеих ИС устанавливается уровень О,

При установке одинаковых состояний и далее при тестировали потенциальными сигналами в коде Грея используется свойство ИС давать одинаковый отклик на одно и то же входное воздействие,-даже если это воздействие является запрещенным набором по установочным входам (сказанное не относится к счетным входам, так как ИС с памятью, находящиеся в различных состояниях, могут давать различные отклики на одни и те же входные сигналы) . Снятие запрещенного набора с двух и более установочных входов одновременным инвертированием их состояний приводит к неопределенности состояний элементов памяти. Если снимать запрещенный набор, поочередно инвертируя состояния установочных входов, то конечное состояние элементов памяти ИС будет строго определено.

После окончания установки на входах ИС, могут присутствовать запрещенные наборы, что не отразится на дальнейшем проведении контроля, так как тестовая информация подается на входы ИС в коде Грея, т.е. в каждом такте контроля инвертируется состояние Столько одного из оставшихся входов.

После выполнения процесса установки обеих ИС необходимо проконтролировать, установились ли они в одно состояние. Для этого результат сравнения состояний всех выводов обеих ИС с выходов блока 8,сравнения через блок 2 формирователей по сигналам РЗ считывается в УТР, Если на выходах блока 8 хотя бы в одном разряде зафиксирована 1, то значит установку произвести не удалось либо по причине неисправности ИС 11, либо из-за ее специфического включения,не позволяющего произвести установку, В обоих случаях сообщение о невозможности установки обеих ИС в одинаковое исходное состояние выдается на индикацию. Контроль прекращается.

При наличии установки в одинаковое исходное состояние обеих ИС 10 и 11

производится переход к контролю непосредственно логических функций конт ролируемой ИС 11.

Контроль логических функций ИС 1 I производится подачей полного перебора двоичных комбинаций в коде Грея на все оставшиеся входы ИС и сравнением (при каждой подаче нового кода) реакций ИС 10 и 11 на одинаковое входное воздействие. Полный перебор ограничивает область применения контроля подобного типа микросхемами малой и средней интеграции, имеющих полнодоступную память.

При контроле ИС с памятью каждая подача нового кода на входы ИС сопровождается многократным инвертированием состояний одного из счетных входов (код С), затем другого и т.д. на всех счетных входах для того, чтобы ИС с памятью прошла через все свои возможные состояния. Каждое инвертирование состояния любого счетного входа также сопровождается съемом информации для сравнения реакций, Количество инверсий состояний счетных входов зависит от типа проверяемой ИС и для счетчиков должно быть не менее их двойного максимального коэффициента пересчета, так как счетчики срабатывают по одному фронту сигнала на счетном входе (в тестере с учетом коэффициентов пересчета 2, 4, 6, 8, 10, 16 триггеров и счетчиков наиболее распространенных серий микросхем количество инверсий взято 32).

Съем информации о сравнении реакций производится с выходов блока 8 сравнения через блок 2 шинных форми рователей по сигналам РЗ. При любом несовпадении реакций выдается сообщение о неисправности и процесс конт роля прерывается, а УТР тестера переводится в режим ожидания ввода нового типа контролируемой ИС. При неисправности можно получить сообщение, на каком входном наборе реакции ИС различны и на каком выходе получены различные реакции. Совпадение реакций обеих ИС во всех тактах контроля говорит о работоспособности контролируемой ИС 11.

Самодиагностика тестера выполняется проведением контроля известного типа ИС с заранее определенным включением и известной внесенной неисправностью. Правильное обнаружение не-

исправности гарантирует почти стопроцентную работоспособность тестера. Таким образом, тестер для контроля цифровых блоков, контролирукщий блоки посредством контроля интегральных схем, встроенных в данный блок, выполняет статический контроль ИС без разрыва связей с блоком и под-

0 ключаемых к тестеру с помощью тестовых зажимов на концах удлинительных кабелей. Контроль производится потенциальными сигналами в коде Грея с подачей серий импульсов на счетные

5 входы ИС, что позволяет контролировать не только логические ИС, но и ИС средней интеграции с полнодоступ- ной памятью. При контроле учитывается схемное включение ИС, т.е. замыкания

0 выводов между собой, на общую шину и шину питания, поэтому источники потенциального стимулирующего воздействия (трехуровневые ключи) имеют защиту от замыканий на-общую шину,

5 шину питания и от замыканий между своими выходами. Контроль выполняется сравнением реакций, на выходах эталонной и контролируемой ИС при одинаковых входных воздействиях, что

0 позволяет отказаться от хранения в специальных ПЗУ таблиц истинности и таблиц переходов для всех типов контролируемых ИС.

Тестер позволяет выполнять конт- роль большинства ИС распространенных серий (в данной разработке имеющих, до 16 выводов) - ТТЛ - схемы, Шотт- ки/ТТЛ ИС, МОП ИС, К/МОИ ИС и других КС,, имеющих уровни О и 1 и питание, аналогичные ТТЛ ИС, включающих в себя полнодоступные элементы памяти (регистры, счетчики, триггеры).

0

Формула изобретения

Тестер для контроля цифровых блоков, содержащий регистр данных и два блока потенциальной развязки, причем информационные входы регистра данных являются информационными входами тестера, выходы первого и второго блоков потенциальной развязки соединены с выходами тестера, управляющие входы регистра данных, первого и второго блоков потенциальной развязки соединены с первым, вторым и третьим входами синхронизации тес-

тера соответственно, отличаю- щ и и с я тем, что, с целью расширения функциональных возможностей за счет контроля встроенных в цифровой блок как логических, так и обладаю- щих полнодоступной памятью интеграль- ных схем, имеющих схемные замыкания выводов между собой, на общую шину и шину питания, без разрыва связей между интегральной схемой и цифровым блоком, в него введены регистр ко- манд, блок коммутации, блок трехуровневых ключей, дешифратор команд, блок сравнения, блок компараторов и эталонный блок, причем информационный вход регистра команд подключен к информационному входу тестера, управляющий вход регистра команд соединен с четвертым входом синхронизации тестера, выход регистра команд соединен с информационным входом дешифратора команд, выход регистра данных соединен с управляющим входом блока коммутации, первая группа информационных входов-выходов которого соединена с группой входов-выходов эталонного

0

блока и с первой группой входов блока сравнения, выходы которого сведи-1 нены с информационными входами первого блока потенциальной развязки, группа выходов дешифратора команд соединена с группой управляющих входов блока трехуровневых ключей, информационные входы которого соединены с шинами логического нуля и единицы тестера, выход дешифратора команд соединен с входом разрешения блока компараторов, выходы которого соединены с информационными входами второ5 го блока потенциальной развязки, первая группа информационных входов блока компараторов подключена к шине опорных напряжений тестера, вторая группа информационных входов блока компараторов соединена с группой выходов блока трехуровневых ключей, с второй группой входов блока сравнения, с группой информационных входов блока коммутации и является группой

5 выходов тестера для подключения к группе входов-выходов контролируемо- (го блока.

0

Изобретение относится к области автоматики и вычислительной техники и используется при контроле цифровых и логических блоков. Цель изобретения - расширение функциональных возможностей за счет контроля встроенных в цифровой блок как логических, так и обладающих полнодоступной памятью интегральных схем (ИС), имеющих схемные замыкания выводов между собой, на общую шину и шину питания, без разрыва связей между ИС и цифровым блоком. Тестер для контроля цифровых блоков содержит регистр данных и два блока потенциальной развязки, регистр команд, блок коммутации, блок трехуровневых ключей, дешифратор команд, блок сравнения, блок компараторов и эталонный блок. Контроль ИС выполняется полным перебором потенциальными сигналами в коде Грея, который позволяет однозначно выходить из запрещенных комбинаций на входах ИС при контроле ИС с памятью. 2 ил.