Устройство считывания для программируемой логической матрицы Советский патент 1990 года по МПК G11C11/40 

Изобретение относится к микроэлектронике и предназначено для использования в программируемых логических интегральных схемах, изготовленных по «МОП-технологии.

Цель изобретения - расширение функциональных возможностей устройства считывания.

На чертеже представлена электрическая схема устройства.

На схеме обозначены формирователь 1 напряжения питания, вход 2 установки режима работы устройства, выход 3 формирователя напряжения питания, несимметричный триггер 4, вход 5 и выход 6 несимметричного триггера, выходной инвертор 7. первый ключевой транзистор 8 и второй ключевой транзистор 9 схемы 10 обнуления несимметричного триггера, нагрузочный транзистор 11 и переключающий транзистор 12 формирователя напряжения питания, шина 13 напряжения питания и шина 14 нулевого потенциала устройства, нагрузочный транзистор 15, первый переключающий транзистор 16. второй нагрузочный транзистор 17 и второй переключающий транзистор 18 несимметричного триггера, нагрузочный транзистор 19 и переключающий транзистор 20 выходного инвертора, информационные выход 21 и вход22 устройства, ключевой транзистор 23 устройства, ячейки 24 памяти программируемой логической матрицы.

Триггер 4 представляет собой асинхронный триггер в КМОП - исполнении на транзисторах 15 - 18. Транзисторы 15 и 17 - р-канальные, транзисторы 16 и 18 - п-ка- нальные.Истоки р- канальных транзисторов подключены к выходу 3 блока 1 формирования напряжения питания триггера, истоки n-канальных транзисторов подключены к общей шине 14. Затворы транзисторов 15 и

СЛ

Ov

о

16 объединены со стоками транзисторов 17 и 18, образуя обратную триггерную связь. Затворы транзисторов 17 и 18 обьединены со стоками транзисторов 15 и 16. образуя вторую обратную триггерную связь. При этом

Л/| (лЛ | ЛлЛ ЛлЛ

VT17 L/VT15 L vT18 L/VT16

где W - ширина канала соответствующего транзистор т;

L - длина канала стответствующе- го транзистора.

Инвертор 7 представляет собой КМОП- инвертор, состоящий из р-канального транзистора 19 и n-канальчого транзистора 20. Исток транзистора 19 подключен к выходу 3 блока 1 формирования напряжения питания триггера. Исток транзистора 20 подключен к общей шине 14. Затворы транзисторов 19 и 20 объединены и подключены к выходу 6 триггера 4. Стоки транзисторов 19 и 20 обьединены и представляют выход 21 устройства считывания архитектурного бита программируемой логической матрицы. Транзисторы 8 и 9 обнуляют вход и выход триггера 4. Затворы этих транзисторов объединены и соединены с входом формирователя напряжения питания.

-Устройство работает следующим образом.

В зависимости от уровня сигнала на входе 2 устройство считывания находится в двух режимах. Если сигнал равен уровню логического нуля, то устанавливается режим считывания. В этом режиме транзисторы 8 и 9 закрыты (снимается блокировка триггера) и напряжение питания триггера 4 на выходе 3 открывает транзистор 23. Если ячейка 24 памяти находится в непроводящем состоянии, то на входе 5 триггера 4 устанавливается уровень логической единицы, а на выходе 6 уровень логического нуля. Этот уровень с внхода 6 инвертируется инвертором 7 и на выходе 21 устройства устанавливается уровень логической единицы.

Если ячейка 24 памяти находится в проводящем состоянии, то на входе 5 триггера 4 устанавливается уровень логического нуля, а на выходе 6 - уровень логической единицы. На выходе 21 устройства считывания устанавливается уровень логического нуля.

Если сигнал, поступающий на вход 2, равен уровню логической единицы, то устанавливается режим программирования. В этом режиме напряжение питания на выходе 3 равно нулю, транзисторы 8 и 9 открываются и потенциал на входе 5 и выходе 6 триггера равен нулю.

Сигналом на выходе 3, равным уровню логического нуля, закрыт транзистор 23, и высокое напряжение, необходимое для про- граммирования ячейки 24 памяти и поступающее на вход 22, не передается на схемы 4 и 7 устройства.

В режиме считывания устройство считыванир- устанавливается в одно из двух состояний, и схема не потребляет ток источника питания. Это состояние можно изменить при переходе в режим программирования, когда уровни сигналов на обоих

плечах триггера 4 равны нулю, т.е. триггер 4 сброшен и готов при переходе в режим считывания к повторному считыванию информации с входа 22.

Предлагаемое устройство может работать в режимах считывания и программирования, причем в режиме программирования устройство считывания обнуляется и готово к считыванию информации с перепрограммированного архитектурною бита.

Формула изобретения

Устройство считывания для программируемой логической матрицы, содержащее

несимметричный триггер, выходной инвертор вход которого соединен с выходом несимметричного триггера, а выход является информационным выходом устройства, о т- личающееся тем, что. с целью расширения функциональных возможностей устройства за счет отключения напряжения питания в режиме программирования, оно содержит формирователь напряжения питания, состоящий из КМОП-инвергора, вход

установки режима работы которого является входом установки режима работы устройства, ключевой транзистор, сток которого является информационным входом устройства, а затвор и исток соединены соответственно с выходом формирователя напряжения питания и входом несимметричного триггера, схему обнуления несимметричного триггера, состоящего и.з первого и второго ключевых транзисторов,

истоки которых объединены и соединены с шиной нулевого потенциала устройства, за- гворы объединены и соединены с входом формирователя напряжения питания,стоки первого и второго ключевых транзисторов

соединены соответственно с входом и выходом несимметричного триггера, шины напряжения питания несимметричного триггера и выходного инвертора объединены и соединены с выходом формирователя напряжения питания,

Изобретение относится к микроэлектронике и предназначено для использования в программируемых логических интегральных схемах, изготовленных по КМОП-технологии. Целью изобретения является расширение функциональных возможностей устройства за счет отключения напряжения питания в режиме программирования. Устройство содержит формирователь напряжения питания, схему сброса триггера и ключевой транзистор. Вход формирователя напряжения питания является входом установки режима работы устройства, сток ключевого транзистора - информационным входом устройства. Схема сброса триггера состоит из двух ключевых транзисторов, затворы которых объединены и соединены с входом формирователя напряжения питания, а стоки соединены соответственно с входом и выходом триггера. 1 ил.