Устройство сопряжения многопроцессорной системы Советский патент 1990 года по МПК G06F13/42 

Изобретение относится к вычислительным системам и многомашинным комплексам, а также к локальным сетям реального времени.

Целью изобретения является повышение производительности и надежности многопроцессорной системы.

На чертеже показана функциональная схема предлагаемой многопроцессорной системы.

Многопроцессорная система включает в себя магистраль 1 сопряжения, содержащую -шины передачи DW, шины приема DR, шину управления УПР, шину готовности ГГ) и гоину готовнос ,и канала ГК, а также линии арбитража,

включающие шину запроса магистрали сопряжения ЗПР, айну блокировки БЛК и линию разрешения арбитра, модули 2 сопряжения, системные интерфейсные модули 3.

Данные записи системной магистрали 4 поступают на вход 5 данных двунаправленных усилителей-формирователей 6, выход 7 которых поступает на вход 8 буферного регистра 9, выход которого поступает на информационный вход 10 согласующих схем 11 передачи.Информационный выход приемных согласующих схем 12 поступает на вход 13 двунаправленных усилителей-формирователей 14, выход данных

ел ел

СЈ 01

которых соединен с-шиной 15 чтения данных системной магистрали. Шина управления системной магистрали 4 соединена с входом 16 дешифратора 17 команд выход записи которого соединен с входом 18 аписи двунаправлрн ных усилителей-формирователей 6, а выход чтения соединен с входом 19 чтения двунаправленных усилителей- формирователей 14. Выход записи запросов дешифратора 17 команд соединен с входом 20 стробирования триг- |геров 21 готовности данных и готовности канала 22, первые выходы которых поступают соответственно на вход 23 управления согласующих схем 11 передачи, а вторые выходы - на первый вход 24 элемента И 25 чтения состояния триггера 22 готовности канала, выходы которых поступают на входы |28 и 29 шины готовности системной магистрали 4. Выход управления прием- ных согласующих схем 2 соединен с установочными входами 30 триггера 31 готовности данных и триггера готовности канала. Линии связи соединены

с входами 32 приемных согласующих схем 33 модуля 2 сопряжения, выход данных которых соединен с входами 34 двунаправленных усилителей-формирователей 35 прямой передачи и с входами 36 двунаправленных усилителей- формирователей 37 обратной передачи. Выходы двунаправленных усилителей- формирователей 35 прямой передачи соединена с шиной 38 передачи, входы двунаправленных усилителей-формирователей обратной передачи соединены с шиной 39 приема магистрали сопряжения . Информационный вход 40 дешифратора команды адресации номера кана ла соединен с шиной передачи магистрали сопряжений. Выход управления приемных согласующих схем 33 соединен с управляющим входом 41 двунаправленных усилителей-формирователей 42 прямой передачи сигнала готовности данных, выход которого соединен с входом шины 43 готовности данных, с управляющим входом 44 двунаправленных усилителей-формирователей 45 передачи сигнала готовности канала, выход которого соединен с шиной 46 готовности канала, с управляющим входом 47 двунаправленных усилителей-формирователей 48 передачи сигнала управления, выход которого

0

5

0

5

0

5

0

5

0

5

соединен с тиной 49 управления магистрали сопряжения.

Выход iотовности данных приемных согласующих схем 33 соединен с первыь входом 50 первого элемента И 51,1 на второй вход 52 которого поступает выход управления (приемник) согласующих схем 33 и выход которого соединен с информационным входом 53 триггера 54 запроса арбитра и с первым входом 55 третьего элемента И 56, выход которой соединен с шиной 57 запроса. Выход разрешения доступа к магистрали сопряжения соседнего (правого) модуля соединен с первым входом 58 четвертого элемента И 59, второй вход 60 которого соединен с шиной 61 блокировки, а выход соединен со стробирую- щим входом 62 триггера 54 запроса арбитра, инверсный выход которого поступает на первые входы 63-67 управления двунаправленных усилителей-формирователей 35 прямой передачи двунаправленных усилителей-формирователей 37 обратной передачи, двунаправленных усилителей-формирователей 42 прямой передачи сигнала готовности данных, двунаправленных усилителей-формирователей 45 передачи сигнала готовности канала, двунаправленных усилителей- формирователей 48 передачи сигналов управления соответственно,, на первый вход 68 второго элемента И 69 и на второй вход 70 третьего элемента И 56.

Задержанный выход четвертого элемента И 59 поступает на второй вход 71 второго элемента И 69, выход которого поступает через соответствующую линию 72 разрешения арбитра на следующий (левый) модуль сопряжения. Первый выход 73 дешифратора 74 команды адресации номера канала соеди-, нен с входом 75 сброса триггера 54 запроса арбитра и с входом 76 сброса триггера 77 адресации, установочный вход 78 которого соединен с вторым выходом дешифратора 74 команды адресации номера канала, а инверсный выход соединен с вторыми управляющими входами 79-82 двунаправленных усилителей-формирователей 35 прямой передачи, двунаправленных усилителей-фор- мир.ователей 37 обратной передачи, двунаправленных усилителей-формирователей 42 прямой передачи сигнала готовности данных, двунаправленных усилителей-формирователей 45 передачи

сигнала готовности канала соответственно. Второй управляющий вход 83 двунаправленных усилителей-формирова телей 48 передачи сигналов управления подключен к земле.

Выходы двунаправленных усилителей- формировятелей прямей 84 и обратной 85 передачи соединены с входом 86 данных согласующих схем 87 передачи сигна- лов. Управляющие выходы 88-90 двунаправленных усилителей-формирователей 42 прямой передачи сигналов готовности данных, передачи сигнала готовности канала 45, передачи сигналов управления 48 соединены с управляющим входом 91 дешифратора 74 команды адресации номера канала и с управляющим входом 92 согласующих схем 87 передачи.

- Устройство работает следующим образом.

При передаче данных по команде передающего процессора дешифратор команд системного интерфейсного модуля 17 по входу 18 записи открывает двунаправленные усилители-формирователи 6, при этом с шины записи системной магистрали через вход 5 двунаправленных усилителей-формирователей данные поступают на выход 7 и затем на вход 8 буферного регистра 9, с выхода которого данные поступают на вход 10 согласующих схем 1I передачи, на вход 23 которых одновременно поступает сигнал готовности данных с триггера готовности данных, устанавливаемого по этой же команде дешифратора 17 команд.

В случае передачи адресуемой команды дополнительно передается признак управления, который поступает по линиям связи на вход 32 приемных согласующих схем 33 модуля сопряжения, с выхода данных которых данные поступа

стробирующем входе 62 триггера 54 запроса арбитра он устанавливается в 1, а сигнал с его инверсного выхода блокирует на входе 70 прохождение запроса через третий элемент И 56 на магистраль сопряжения, одновременно разрешая по входу 63 прохождения передаваемых данные на магистраль сопряжения, по входу 65 передачу сигнала готовности данных на шину 43, по входу 64 обратный прием статусной информации с шин приема магистрали сопряжения и по входу 67 прямую передачу управляющего признака на магистраль сопряжения.

При приеме данных признак управления с шины 49 магистрали сопряжения поступает на вход всегда открытых

0 двунаправленных усилителей-формирователей 48, выход 90 которого поступает на вход дешифратора 74, на второй вход 40 которого поступают сигналы с шины передачи, а выход подключен на

5 установочный вход 78 триггера 77 адресации, выход которого поступает на входы 79-81.

Таким образом, коммутируется кольцевой тракт прямой и обратной переда0 чи между соответствующими процессорами с помощью двух идентичных модулей сопряжения, С выходов открытых двунаправленных усилителей-формирователей данные поступают на вход 86 и вход 92 согласующих схем 87 передачи и по выделенным линиям связи в системный интерфейсный модуль на входы приемных согласующих схем I2 информационного выхода приемных согласующих схем

0 данных поступают на вход 13 двунаправленных усилителей-формирователей 14, выход управления приемных согласующих схем подключен на установочные входы 30 и 31 триггеров готовности данных

5

Изобретение относится к вычислительным системам и многомашинным комплексам, а также к локальным сетям реального времени. Целью изобретения является повышение производительности и надежности работы многопроцессорной системы. Устройство позволяет создать магистраль сопряжения на основе двунаправленных шин передачи и приема по 16 разрядов, образующих кольцо данных, и двунаправленных шин синхронизации, совмещенных для прямого и обратного каналов, а также шины управления и линии арбитража. Магистраль объединяет модули сопряжения, установленные в секции, причем магистраль сопряжения может иметь длину десятки метров. Простота сопряжения многопроцессорной системы обеспечивает ее высокую надежность и эффективность передачи данных, а также простоту программирования межпроцессорных взаимодействий в кластере. 1 ил.

ют на входы 34 двунаправленных усили- 45 и готовности канала. Выход триггера телей-формирователей 35 прямой передачи. Одновременно с выхода управления схем 33 приемных согласующих поступает сигнал готовности данных на вход 4 и признак управления (если это адресуемая команда управления на вход 47, сигналы готовности данных и управления поступают одновременно на соответствующие входы 50 и 52

готовности данных поступает на первый вход 24 элемента И 25, на второй вход которого поступает сигна t с дешифратора команд для опроса состоя- 50 ния готовности по команде процессора. Выход этого триггера также используется как запрос прерывания в процессор в случае его размаскирования.

Затем по команде с выхода чтения первого элемента И 51, с выхода кото- 55 дешифратора 17 осуществляется чтение, рого сигнал поступает на информацией-: данных с двунаправленных усилителейный вход 53 триггера 54 запроса арбитра и на вход 55 третьего элемента И 56, При появлении разрешения на

и готовности канала. Выход триггера

готовности данных поступает на первый вход 24 элемента И 25, на второй вход которого поступает сигна t с дешифратора команд для опроса состоя- ния готовности по команде процессора. Выход этого триггера также используется как запрос прерывания в процессор в случае его размаскирования.

формирователей 14 по шине 15 чтения на системную магистраль (в процессор), По этой команде сбрасывается триггер

22 готовности канала, первый выход которого поступает на вход 23 согласующих схем 11 передачи, с выхода которых по соответствующей линии связи сигнал проходит через приемные согласующие схемы 33 и далее поступает На вход 44 открытых двунаправленных усилителей-формирователей 45, прини- йающего сопряжения модуля для переда- Т4и его на шину 46. Этот сигнал поступает на двунаправленные усилители- формирователи 45 другого (передаю- Цего) модуля сопряжения и проходит на вход 92 согласующих схем 87 передачи, выход которых поступает через линию связи на вход приемных согласующих схем 12 передающего системного интерфейсного модуля, выход управления которых поступает на вход 31 триг- 22 готовности канала передаю- модуля, выход которого поступает if а первый вход 26 элемента И 27 $пя считывания в режиме программного Опроса сигналом дешифратора.

Обратная передача статусной информации осуществляется подобно передаче Сигнала готовности канала по подготовленному адресуемой командой каналу Јвязи. После передачи требуемого блока данных передающий модуль по команде процессора передает адресуемую команду конца передачи, которая декодируется на дешифраторе 74 приемного модуля, выход которого поступает на вход 75 сброса триггера 54 запроса арбитра и на вход 76 сброса триггера 77 адресации и сбрасывает их в нулевое состояние. При этом выход триггера адресации закрывает все заранее подготовленные тракты прямой и обратной передачи данных. При отсутствии признака управления происходит передача шестнадцати разрядных данных по тем же каналам связи. В случае адресации модулем самого себя, в частности замыкается в кольцо тракт прямой и обратной передачи, образуя замкнутое кольцо данных, что удобно для полной автономной налацки всех режимов передачи и приема данных одним комплектом аппаратуры При этом входы и выходы двунаправленных усилителей-формирователей на магистраль сопряжения становятся общими точками приема- передачи, синхронизации и управления.

Многопроцессорная система реализована в конструктивах КАМАК, Ее маги

0

5

0

5

0

5

0

5

страль сопряжения выполнена в виде дополнительной отдельной магистрали, которая располагается над основной. Она легко может наращиваться гибким кабелем.

Модуль сопряжения выполнен на отдельной плате и представляет самостоятельный модуль. Другой вариант этого модуля двойной ширины дополняется системным интерфейсным модулем (отдельной платой) и обеспечивает связь с микроЭВМ крейта по основной магистрали КАМАК, в которой установлены все другие модули сопряжения. В третьем варианте в этот модуль дополнительно включается встроенный микропроцессор.

Формула изобретения

Устройство сопряжения многопроцессорной системы, содержащее системную магистраль, системный интерфейсный модуль, контроллер сопряжения с ЭВМ, причем системный интерфейсный модуль содержит двунаправленные усилители-формирователи, дешифратор команд, буферный регистр, триггер готовности данных, триггер готовности канала, элемент И чтения состояния триггера готовности данных, элемент И чтения состояния триггера готовности канала, вход-выход контроллера сопряжения с ЭВМ подключен через шины записи данных,чтения данных,управления и готовности системной магистрали соответственно .к входу данных, выходу данных двунаправленных усилителей-формирователей, к входу дешифратора команд и к входам элементов И чтения состояния триггеров готовности данных, и канала системного интерфейсного модуля, первые входы элементов И чтения состояния триггеров готовности данных и канала подключены к вторым выходам соответствующих триггеров, а вторые входы элементов И чтения состояния триггеров готовности данных и канала соединены соответственно с выходами опроса готовности данных и канала дешифратора команд, выход записи запросов которого подключен к стробирующим входам триггера готов- кости данных и триггера готовности канала соответственно, выход чтения дешифратора команд подключен к входу чтения двунаправленных усилителей- формирователей, отли чающеес я тем, что, с цепью повышения производительности и надежности работы многопроцессорной системы, в нее введены магистраль сопряжения, Н-1 системных интерфейсных модулей, входы-выходы которых соединены ерез системную магистраль с входами-выходами соответствующих контроллеров сопряжения с ЭВМ, Н модулей сопряжения (Н - количество процессоров, при чем каждый модуль сопряжения содержит приемные согласующие схемы, согла сующие схемы передачи, двунаправленные усилители-формирователи прямой передачи, обратной передачи, прямой передачи сигнала готовности данных, передачи сигнала готовности канала, передачи сигнала управления, дешифратор команды адресации номера канала триггер запроса арбитра, триггер адресации, элемент задержки, первый, второй, третий, четвертый элементы И, однонаправленный усилитель, при этом выходы двунаправленных усилителей- формирователей прямой передачи, прямой передачи сигналов готовности данных, передачи сигнала готовности канала, передачи сигнала управления и входы двунаправленных усилителей-формирователей обратной передачи каждого 1-го модуля сопряжения через шины передачи готовности данных, готовности канала, управления и приема магистрали сопряжения подключены соответственно к выходам двунаправленных усилителей-формирователей прямой передачи, прямой передачи сигналов готовности данных, передачи сигнала готовности канала, передачи сигнала управления и к входам двунаправленных усилителей-формирователей обратной передачи остальных модулей сопряжения, информационный вход дешифратора команды адресации номера канала 1-го модуля сопряжения через шину передачи подключен к выходам двунаправленных усилителей-формирователей прямой передачи каждого модуля сопряжения, выход второго элемента И 1-го модуля сопряжения через соответствующую линию разрешения арбитра соединен с первым входом четвертого элемента И (i-l)-ro модуля сопряжения (KiЈH), выход третьего элемента И 1-го модуля сопряжения через шину запроса магистрали сопряжения подключен к первому входу четвертого элемента И (H-l)-ro модуля сопряжения, вы

0

5

O

5

0

5

0

5

0

5

ход однонаправленного усилителя 1-го модуля сопряжения через шину блокировки соединен с вторым входом четвертого элемента И каждого модуля сопряжения, входы приемных согласующих схем и выходы согласующих схем передачи 1-го модуля сопряжения через линии связи подключены к выходам согласующих схем передачи и входам приемных согласующих схем 1-го системного интерфейса модуля, выход данных приемных согласующих схем модуля сопряжения соединен с входами двунаправленных усилителей-формирователей прямой передачи и с входами двунаправленных усилителей-формирователей обратной передачи, выход управления приемных согласующих схем соединен с управляющими входами двунаправленных усилителей-формирователей прямой передачи сигнала готовности данных, передачи сигнала готовности канала, передачи сигнала управления, с вторым входом первого элемента И, выход готовности данных приемных согласующих схем подключен к первому входу первого элемента И, выход которого подключен к информационному входу триггера запроса арбитра и к перв ому входу третьего элемента И, выход четвертого элемента И подключен к стробирующему входу триггера запроса арбитра и через элемент задержки к второму входу второго элемента И, инверсный выход триггера запроса арбитра подключен к первым входам управления двунаправленных усилителей-формирователей прямой передачи, обратной передачи, прямой передачи сигнала готовности данных, передачи сигнала готовности канала, передачи сигналов управления, 1 первому входу второго элемента И и к второму входу третьего элемента И, прямой выход триггера запроса арбитра соединен с входом однонаправленного усилителя, первый выход дешифратора команды адресации номера канала соединен с входом сброса триггера адресации и триггера запроса арбитра, управляющие выходы двунаправленных усилителей-формирователей передачи сигналов управления, прямой передачи сигнала готовности данных, передачи сигнала готовности канала соединены с управляющим входом согласующих схем передачи и с управляющим входом дешифратора команды адресации номера канала, второй выход которого подключен

к установочному входу триггера адресации, инверсный выход которого соединен с вторыми управляющими входами даунаправленньгх усилителей-формирователей прямой передачи, обратной передачи, прямой передачи сигнала готовности данных, передачи сигнала готов- но|сти канала, второй управляющий вход двунаправленных усилителей-формирова- те|лей передачи сигналов управления подключен к земле, вход данных согла- сУржсих схем передачи сигналов подключен к выходам двунаправленных усилителей-формирователей прямой передачи и (обратной передачи,причем в каждый системный интенфейсный модуль введены буферный регистр, согласующие схемы передачи и приемные согласующие

схемы, выход передачи и вход приема которых являются соответственно выхоРедактор 0. Середа

Составитель В. Сычев Техрец М.Ходанич

Заказ 1786

Тираж 56Ь

ВНИИПИ ГосудареtBPиного комитета по изобретениям и открытиям при ГКНТ СССР ПЗОЪ, Москва, Ж-35, Раушская наб., д. 4/5

5

0

дом передачи и входом приема по линиям связи системного интерфейсного модуля, информационный вход согласующих схем передачи соединен с выходом буферного регистра, вход которого подключен к выходу двунаправленных усилителей-формирователей, вход управления согласующих схем передачи соединен с первыми входами триггеров готовности данных и готовности канала, информационный выход приемных согласующих схем соединен с входом двунаправленных усилителей-формирователей, выход управления приемных согласующих схем соединен с установочными входами триггеров готовности данных и готовности канала, выход записи дешифратора команд подключен к входу записи двунаправленных усилителей-формирователей.

КАНАК

Корректор в. Кабаций

Подписное