Устройство для сопряжения микропроцессора с магистралью Советский патент 1987 года по МПК G06F13/00 

Изобретение относится к вычисли- тельной технике и может быть использовано в мультипроцессорных системах, в которых взаимосвязь между устройством осуществляется через интерфейс И 41.

Целью изобретения является р асши- рение области применения, заключающееся в запрете захвата магистрали при обращении к занятому ресурсу.

При возможности обращения к магистрали сокращается время захвата магистрали одним микропроцессором jvIyльтипpoцeccopнoй системы.

На фиг. представлена бло-к-схема предлагаемого устройства; на фиг.2 - структурная схема многопроцессорной системы, в которой используется устройство; на фиг.З - блок-схема моду- .дя процессора, в состав которого входит устройство; на фиг.4 и 5 - временные диаграммы циклов чтения и записи.

Устройство (фиг.О содержит триг- гер 1 запроса магистрали, триггеры 2 и 3 занятости магистрали, триггер 4 готовности, элемент И 5, элемент НЕ 6, Шину 7 запроса доступа к магистрали, элемент НЕ 8, щину 9 разре шения доступа . к магистрали, формирователь 10 импульсов, шину 11 занятости магистрали, элемент И-НЕ 12, входы 13 выбора формирователей управляющих сигналов, элемент И 14, шину 15 готовности исполнителя, элементы НЕ 16 и 17, шину 18 внешнего тактового сигнала, буферный регистр 19, триггер 20 ускоренного отключения, элементы И 2 и 22, первый 23 и тре- тий 24 элементы ИЛИ, шину 25 управления формирователями сигналов адреса и данных, управляемый генератор 26 импульсов, элемент ИЛИ 27 инверсных сигналов, шину 28 чтения памяти магистрали, шину 29 записи магистрали в память, ишну 30 ввода магистрали, шину 31 вывода магистрали, шину 32 требования доступа к магистрали, шину 33 запрета доступа к магистрали шину 34 приема микропроцессора, вход .ную шину 35 данных магистрали, выходную шину 36 данных магистрали, шину 37 сброса магистрали, шину 38 разрешения установки, триггер 39 за- нятости, шину 40 синхросигналов микропроцессоров, шину 41 готовности микропроцессора, триггер 42 требования ресурса, элемент И 43, второй

элемент ИЛИ 44, элемент НЕ 45, шину 46 занятости ресурса, четвертый элемент ИЛИ 47, шину 48 установки ресурса и шину 49 сброса ресурса.

Многопроцессорная система (фиг,2) в которой в качестве магистрали используется интерфейс и 41 имеет несколько модулей 50,51 процессора, общее запоминающее устройство ЗУ 52, устройства 53 ввода-вывода. Устройства системы объединены магистралью, содержащей шины 54 адреса, шины 55 данных и шины 56 управляющих сигналов.

Один из возможных вариантов включения устройства 57 для сопряжения микропроцессора с магистралью в состав модуля процессора приведен на фиг.З. Блок-схема модуля микропро- цессора содержит центральный процессор 58, шинные формирователи 59 адреса, шинные формирователи 60 данных шинные формирователи 61 управляющих сигналов, усилитель 62 сигналов, элемент НЕ 63 и элемент ИЛИ 64. Микропроцессор 58 шинами адреса подключен к входам А шинных формирователей 59 адреса, а шинами данных - к входам шинных формирователей 60 данных. Входы 65 и 66 арбитра 67 запросов подключены к линиям запроса на досту к магистрали. Арбитр 67 запросов формирует в ответ на запросы только один из сигналов на выходах 68 и 69

приоритетного разрешения доступа к магистрали.

В исходном состоянии триггер 20 ускоренного отключения сброшен нулевым сигналом по шине 32, при этом подготавливается к работе элемент И 22.

Триггер 1 запрета к магистрали устанавливается по фронту такого сигнала по шине 18, проинвертиро- ванного элементом НЕ 16. Сигнал запроса доступа к магистрали с прямого выхода триггер 1 через элемент НЕ 6 по шине 7 поступает на соответствующий этому процессору один из входов 65(66) арбитра 67 запросов системы (фиг.2). При отсутствии запросов с более высоким приоритетом арбитр 67 запросов вьщает по одному из выходов 68(69) сигнал разрешения доступа, которьй с шины 9 (фиг.1) через элемент НЕ 8 поступает на вход элемента И 5. Если магистраль свободна, то на шине 11 занятости имеется сигнал пассивного (единичного) уровня, который разрешает элементу И 5 пропускать сигнал запроса с прямого выхода триггера 1 через элемент И 5 на вход триг- гера 2 занятости магистрали. Последний устанавливается следующим фронтом тактового сигнала с шины 18 по входу С через элементы НЕ 16 и 17. Установка триггера 2 вызывает форми- рование активного (нулевого) уровня на шине 11. При этом запрещается установка триггеров занятости магистрали в остальных устройствах для сопряжения в случае возникновения сигнала требования запроса до завершения цикла обмена данным процессором и разрешает сигналом по шине 25 прохождение информации через шинные формирователи 59 и 60 соответственно адреса и данных (фиг.З). Выдача управляющих сигналов на магистраль разрешается элементом И-НЕ 12 через один период внешнего тактового сигнала на шине 18, по которому происходит установка триггера 3 и на обоих входах элемента И-НЕ 12 появляются сигналы уровня логической 1. В этот момент на управляющих шинах 56 магистрали появляется один из сигналов управления (запись - ши- на 29, чтение - шина 28, ввод - шина 30, вывод - шина 31), который через элемент 27 формирует сигнал запрета работы генератора тактовых сигналов, и на шине 18 удерживается сигнал еди ничного уровня до снятия сигнала запрета, т.е. до конца сохранения активного уровня управляющего сигнала на одной из шин 56 магистрали.

Для случая выполнения операции

чтения из памяти общее ЗУ 52 в ответ на управляющий сигнал чтения по щине 28 выставляет информацию на шины 55 данных и активный сигнал нулевого -уровня на шину 15 готовности. По эта му сигналу через элемент И 14 устанавливается триггер 20 ускоренного отключения. Прием сигнала готовности осуществляется только тем модулем npbtie ccopa, который получил доступ к магистрали. Для остальных модулей процессора многопроцессорной системы прием сигнала готовности запрещен так как триггеры 2 и 3 соответствую- щих им устройств для сопряжения ос- .таются сброшенными.

Сигналом с выхода триггера 20 через элемент И 21 происходит защелкивание принимаемой информации с входных шин 35 данных в буферном регистре 19. Выдача принятой информации микропроцессору с выходов регистра 19 осуществляется до снятия сигнала приема на шине 34 по входу регистра 19. Установка триггера 20 приводит к сбросу- триггеров 1 и 2 по входам сигналом с выхода триггера 20 через один из входов элемента ИЛИ 23. Установленный в исходное положение триггер 1 через элемент 6 снимает активный уровень запроса с шины 7, подключенной по одному из входов 65,66 (фиг.2) к арбитру 67 запросов, а триггер 2 по второму вхо ду элемента И-НЕ 12 запрещает выдачу управляющего сигнала на одну из шин 56 внешней магистрали системы (фиг.З) После снятия управляющего сигнала с шины 28 с одной из шин 56 генератор Ф9рмирует первый отрицательный фронт тактовой последовательности сигналов на шине 18. По этому фронту сбрасывается триггер 3, так как на входе D присутствует сигнал нулевого уровня с прямого выхода триггера 2. Сигнал с инверсного выхода триггера 3 запрещает формирование сигнала выборки для шинных формирователей адреса и данных на шине 25 элементом ИЛИ 24 и снимает сигнал занятости магистрали с шины 11 через формирователь 10. С этого момента магистраль системы полностью свободна и может быть использована другими активными устройствами.

Период внешнего тактового сигнала определяется требованиями интерфейса и 41, а также задержками распространения сигналов запроса доступа к магистрали и схемой арбитра 67 запросов (фиг.2).

Устройство для сопряжения сокращает занятость магистрали в циклах обмена с устройствами, подключенными к магистрали, и позволяет запретить захват магистрали тем модулям процес сора, которые должны обратиться к за нятому ресурсу. Под ресурсом системы понимаются как внешние устройства, так и области общего ЗУ, обращение к которым других процессоров должно быть запрещено на время, например, изменения этих областей. Для этого магистраль системы дополняется шиной 46 занятости ресурса, а в алгоритм работы отдельных модулей процессоров вводятся дополнительные команды. Так, при входа в программу обращания к ресурсу наобходимо предусмотрать команду установки триггара 42 трабования ра- сурса, а при выхода из программы обращания к расурсу - команду с бро- са триггара А2 требования расурса.

Устройство при обращании к расурсу работает следующим образом.

По команда установки триггера трабования ресурса триггер 42 пара- ходит в состояние 2 по S-входу сигналом с шины 48.

В случае, асли триггер .39 занятости расурса данного устройства сброшен и на шина 46 занятости расурса присутствует активный вань, что говорит о занятости ресурса другим модулем, то на входах эламанта ИЛИ 44 присутствуют сигналы «нулевого уровня и по шине 33 осущаст вляатся запрат на установку триггера 1 запроса доступа к магистрали данного устройства. Запрат. сохраня- атся до момента снятия сигнала активного уровня с шины 46 занятости расурса. Сигнал пассивного уровня на щине 46 по входу элемента ИЛИ 44 разрешает прохождение сигнала доступа к магистрали через эламант И 22 на вход триггара 1, а по входу эламанта И 43 разрешает прохождение сигнала на вход триггера 39 занятости ресурса. Последний устанавливается по фронту тактового сигнала после появления сигнала на выходе элемента И 5, что приводит к формированию на элементе НЕ 45 сигнала активного уровня на общей шина 46 занятости расурс, который запрещает доступ к магистрали другим модулям процессоров при обращении к ресурсу, а по входу эламанта ИЛИ 44 с адиничного плеча триггара 39 разрешает прохождение запросов на доступ к магистрали от данного процессора.

Использованиа устройства в режима трабования ресурса можно пояснить на таком.примере. Пусть в многопроцессорной системе имеется ряд диспетчеров которыми могут быть модули 50,51 процессоров по продажа билетов, а в общем ЗУ 52 хранится информация о наличии мает. Каждый диспетчер посла опроса ячайки, в кс торой хранится информация о наличии свободных мест, должен произвести

022876

модификацию и запись новой информации на место предыдущей. При одновременном запроса насколькик диспатча- ров можат возникну гь .ситуация, ког5 да в цикла считывание - модификация - запись одного процессора между считыванием и записью произошло считывание старой информации другим процессором, что приводит к выдача двух

10 или более билетов на одно место.

Применение триггера трабования расурса в данном приаме приводит к дополнению стандартного цикла двумя командами, что позволит устранить

f5 возникновение ошибок.

Формула изобретения

Устройство для сопряжения микропроцессора с магистралью, содержащее

триггер запроса магистрали, два триггара занятости магистрали, триггер готовности, два элемента И, элемент И-НЕ, четыре элемента.НЕ и формирователь импульсов, причем прямой выход

триггера запроса магистрали соединен с первым входом первого элемента И и с входом первого элемента НЕ, выход которого является выходом устройства для подключения к шине запроса доступа магистрали, вход второго элемента НЕ является входом устройства для подключения к шине разрешения доступа магистрали, а выход второго элемента НЕ подключен к второму входу первого элемента И, третий вход которого соединен с выходом формироваталя импульсов, выход которого является выходом устройства для подключения k шина занятости магистрали, выход парвого эламанта И подключай к входу установки первого триггера занятости магистрали, вход сброса которого соадинан с входом сброса триггара запроса магистрали, прямой выход первого триггера занятости магистрали подключен к информационному входу второго триггера занятости магистрали и к первому входу элемента И-НЕ, второй вход

которого подключен к прямому выходу второго триггера занятости магистрали, а выход элемента И-НЕ является выходом устройства для подключения к входам разрашания выдачи управляюЩих сигналов микропроцассора-, выход третьего элемента НЕ соединен с BXO-I дами синхронизации триггера запроса магистрали, второго триггара занятости магистрали и с входом четвертого

7

элемента НЕ, выход которого соедин с входом синхронизации первого тригера занятости магистрали инверсн выход второго триггера занятости магистрали подключен к первому инверсному входу второго элемента И, второй вход которого является входом устройства для подключения к шине готовности магистрали, вход синхронизации триггера готовности является входом устройства для подключения к выходу синхросигналов

микропроцессора, а выход триггера готовности является выходом устройства для подключения к входу готовности микропроцессора, о т л и ч а - ю щ е е с я тем, что, с целью расширения области применения, в него введены буферный регистр, три элемента И, триггер ускоренного отключения, триггер занятости ресурса, триггер требования ресурса, управляемый генератор импульсов, четыре элемента ИЛИ, элемент НЕ, причем входы данных буферного регистра являются входами устройства для подключения к шинам данных магистрали, выходы буферного регистра являются выходами устройства для подключения к шинам данных магистрали, вход разрешения приема буферного регистра соединен с выходом третьего элемента И, первый вход которого соединен с входом чтения буферного регистра и является входом устройства для подключения к выходу приема микропроцессора, вход сброса триггера ускоренного отключения соединен с первым инверсным входом первого элемента ИЛИ, с первым входом четвертого элемента И и является входом устройства для подключения к шине требования доступа к магистрали микропроцессора, инверсный выход триггера ускоренного отключения соединен с информационным входом триггера готовности, с вторыми входами третьего и четвертого элементов Ии с вторым инверсным входом первого элемента ИЛИ, информационный и сбросовый входы триггера, запроса

магистрали соединены соответственно с выходом четвертого элемента И и инверсным выходом первого элемента ИЛИ, инверсные выходы первого и второго триггеров занятости магистрали соединены „с инверсными входами треть8

б

его элемента ИЛИ, инверсный выход которого соединен с входом формирователя импульсов и является выходом устройства для подключения к входам разрешения выдачи микропроцессора, информационный и синхронизируюпдай входы триггера ускоренного отключения соединены соответственно с шиной положительного потенциала и с выходом второго элемента И, третий инверсный вход первого элемента ИЛИ соединен с первым инверсным входом четвертого элемента ИЛИ и- является входом устройства для подключения

5 к шине сброса магистрали, выход первого элемента И соединен с первым входом пятого элемента И, выход которого подключен к входу установки триггера занятости ресурса, выход

0 которого соединен с первым входом второго элемента ИЛИ и с входом пятого элемента НЕ, выход которого соединен с вторыми входами пятого элемента И, второго элемента ИЛИ и явля5 ется выходом устройства для подключения к шине занятости ресурса магистрали, прямой вход триггера требования ресурса является входом устройства для подключения к шине установки

0 требования ресурса магистрали, тре- тий вход пятого элемента И соединен с прямым выходом триггера требования ресурса, инверсный выход которого соединен с третьим входом второго

5 элемента ИЛИ и с входом разрешения

сброса триггера занятости ресурса,

синхронизируюший и сбросовый входы

которого соединены соответственно

,с выходом четвертого элемента НЕ и

0 с. инверсным выходом четвертого элемента ИЛИ, второй инверсный вход которого является входом устройства для подключения к шине сброса требования ресурса магистрали, выход вто5 рого элемента ИЛИ соединен с третьим входом четвертого элемента И инверсный выход четвертого элемента ИЛИ соединен с инверсным входом триггера требования ресурса, вход управ0 ляемого генератора импульсов является входом устройства для подключения к шине режимных сигналов iaгиcтpaли, выход управляемого генератора импульсов соединен с входом третьего

5 элемента НЕ и является тактовым выходом устройства.

(риг-З

Ю

f

rs

Фиг.

Изобретение относится к вычислительной технике и может быть использовано в мультиплексорных системах, в которых взаимосвязь между устройствами осуществляется через интерфейс и 41. Целью изобретения является расширение области применения, заключающееся в запрете зах- вата магистрали при обращении к занятому ресурсу, и сокращение времени захвата магистрали микропроцессором. Устройство содержит шесть триггеров, четыре элемента И, элемент И-НЕ, элемент И, пять элементов НЕ, буферный регистр, три элемента ИЛИ. инверсных сигналов, элемент ИЛИ прямых сигналов, управляемый генератор импульсов , 5 ил. С (5 (Л

Фиг. 5

Редактор И.Николайчук

Составитель Г.Стернин Техред Л.Олейник

Заказ 1217У48Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д.4/5

-

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная,4

Корректор А.Ильин