Резервированная система Советский патент 1992 года по МПК H05K10/00 G06F11/18 

Изобретение относится к области вычислительной техники и может быть исполь- зованоприпроектировании

вычислительных систем и устройств повышенной надежности и производительности.

Цель изобретения - повышение производительности системы за счет работы в синхронном и асинхронном режиме.

На фиг. 1 показана функциональная схема резервированной системы; на фиг. 2 - блока разрешения приоритета; на фиг. 3 - вариант реализации блока микропроцессора; на фиг. 4 - схема арбитража; на фиг. 5 - вариант реализации блока контроля; на фиг, 6 - блока управления; на фиг. 7 - вос- станавливающегооргана на I разряд информации; на фиг. 8 блока ввода-вывода.

Резервированная система (фиг. состоит из трех каналов резервирования, в каждый из которых входят синхронное вычислительное устройство 1, первые 2 и вторые 4 шинные формирователи, блок контроля 5, блок ввода-вывода 10, асинхронное

вычислительное устройство, состоящее из блока управления б, блока памяти 7, блока микропроцессора 8, блока разрешения приоритета 9, Система содержит также общий для резервируемых каналов восстанавливающий орган 3.

На фиг. 1 обозначены: вход прерывания 11, выход доступа 12, вход готовности 13, информационный вход-выход 14, выход команд 15 синхронного вычислительного устройства 1, шина занятости 16, системная шина данных 17, системная шина адреса и команд 18.

Блок разрешения приоритета 9 - фиг, 2, состоит из счетчика 19, двухвходового элемента ИЛИ с открытым коллектором 20, инвертора 21, первого трехвходового элемента И-НЕ 22, второго трехвходового элемента И-НЕ с открытым коллектором 23

Блок микропроцессора 8 - фиг. 3, содержит генератор 24, микропроцессор 25, контроллеры шин 26, 27, регистры 28, 29 шинные формирователи 30, 31, программиC.W

руемый контречлер прерываний 32, поюль- ную память 33, инверторы 34-39, элемент с открытым коллектором 40, элементы И 41, И-НЕ 42,43, дешифратор 44, арбитр шин На схеме арбитража - фиг, 4, показаны арбитры шин 45 вычислительных устройств и блоков микропроцессора 8 в подключении к блоками разрешения приоритета 9 грех асинхронных вычислительных устройств,

Блок контроля 5 - фиг 5, состоит из схем сравнения 46, 47, элементов И-НС 4В, 49, триггер 50, элемента НЕ с открытым коллектором 51, дешифратора 52, формирователя 53, регистр 54 с третьим состочнием, вход 55 логическая единица.

Блок управления 6 - фиг 6, содео иг регистр 56 дешифратор 57, инвертор ri8, мультиплексор 59, инвертор 60.

Восстанавливающий орган 3 - фиг 7, построен на элементах неравнозначности 61-63 и мажоритарных элементах 6л-66

Блок ввода-вывода 10 - фиг 8, состоит из двунаправленного шинного формирователя 67, дешифратора 68 и программирус мого параллельного интерфейса 69

Синхронные вычислительные устройства 1 могут быть построены по схеме микропроцессорных блоков 8 показрнной из фиг 3.

На фиг 1 выходы прерывание блоков контроля 5 всел каналов резервировании подключены к в-одам прерывания 11 всех синхронных вычислительных устройств 1 Выход доступа 12 и вход готовности 13 иии- хронного вычислительного устройства 1 каждого канала резервирования подключен к одноименным входу, выходу асинхронно го вычислительного устройства ( одноименным входам, выходам блока разрешения приоритету 9, блока микропроцессор 8) Информационный вход-выход 14 устро ст- ва 1 соединен с одновременным выходом- входом первого шинного формирователя 2, представляет собой n-разрядную ижну данных Выход команд 15 устройства 1 подключен куправляющему входу первого шинного формирователя 2, информационным входом первой группы входов восстанавливающего органа 3, первым информационным входом блока контроля 5 на выходе команд 15 синхронным вычислительным устройством 1 формируется совокупность сигналов управления m-разряднгого адреса Выходом асинхронного вычислительного устройства в каждом канале является также шина занятости 16, к которой подключены вход разрешения доступа к шине арбитра 45 блока микропроцессора 8, вход элемент 22 и выход элемента 20 блока разрешения приоритета 9. Выход занятости шины асинхронного вычислительного устройства каждого канала резервирования подключен через соответствующую шину 16 к одноименным входам асинхронных вычислительных устpofic гв остальных каналов- к соответствую- щим входам зпрментов 22 блоков 9 (фиг. 4) Информационный вход-выход второго шинного формирователя 4 соединен с одноименным выходом-входом блока

0 зйода-зывода 10, асинхронного вычислительного устройства (блока управления 6, амяти 7, микропроцессора 8) через сие темную шину данных 17. Информационный выход второй группы выходов восстанавли5 вающего органа 3 подключен к управляющим входам второго шинного формирователя 4, асинхронного вычислительного устройства - блоков управления 6, памяти 7, микропроцессора 8, блока контро0 ля 5, блока ввода-вывода 10 через системную шину поразрядного адреса и команд 18. выход управления восстановлением устройства 1 (п-эрвый оыход Олока 6) подключен к соответствующему одноименному входу

5 воссганавпивэющего органа 3, выход обмена блока контроля 5 (от триггера 50) - к одноименным входам блоков контроля 5 остальных канчпов резервирования, информа- ционгпй выход первой группы выходов

0 посстачэвпмчаю цего органа 3 - к информационна- входам первых шинных формирователей 2 и вторим информационным входам вторых шичнь х формирователей А и блоког контроля 3 соответствующих кана5 лов резервирования

Сисгема работаем следующим образом 1 р 11 си н jo н 11 ы х в ы ч и ел ител ы i ы х уст- РОЧСТРЗ 1 (фиг 1, 3) обрабатывают данные по одинаковым программам, хранимым в

0 локальных ПРМЯТЯХ 33 и (или) блока 7 асинхронных вычислительных устройств, Синхронный обмен информацией между микропроцессорами 25 устройств 1 и блоками памяти 7 осуществляется через восста5 наплывающий орган 3, который выполняет мажоритарную функцию с поступающими на его входы сигналами.

8 режиме записи (или чтения) данных в память (из памяти) шины адреса и команд

0 J5 через восстанавливающий орган 3 подключаются к системным шинам 18 которые соединены с шинами адреса и команд блоков 7 При записи данных от микропроцессоров 25 устройства 1 через шины 14,

5 шинные формирователи 2 восстанавливающий орган 3, шинные формирователи 4, системные шины 17 поступают на вход блоков памяти 1. При чтении направление передачи данных-обратное. Управление переключением шинных формирователей 2, 4

осуществляется сигналами управления с шин 15, 18, Аналогично осуществляется синхронный обмен данными устройства 1 с блоками ввода-вывода 10.

Синхронное вычислительное устройст- во 1 имеет возможность также чтения данных только из одного блока памяти 7 (в три канала). В этом случае при обращении по определенному адресу памяти блоки управления б вырабатывают на своих первых вы- ходах единичные сигналы, которые поступают на соответствующие управляющие входы восстанавливающего органа 3. При подаче на управляющие входы восстанавливающего органа от двух блоков управ- ления (в двух каналах) единичных сигналов, на его выходе появляется сигнал со входа, к которому подключен блок 7 третьего канала.

Микропроцессорные блоки 8 асинхрон- ных вычислительных устройств работают в каждом канале асинхронно по собственным программам, хранимым также в своих локальных памятях 33 и (или) блоках 7. Причем микропроцессор 25 блока 8 имеет возмож- ность обращения в блок памяти 7 только своего канала через шины 17, 18. Поэтому отказ любого блока 8 выводит из строя только одну системную шину или область памяти в блоках 7.

Распределение во времени общих ресурсов системы (шин 17, 18. блоков 7) осуществляется с помощью блоков разрешения приоритета 9 и арбитров 45 (фиг. 1-4). Работа микропроцессоров вычис- лительных устройств с общей памятью - блоками 7, может быть организована известными способами для мультипроцессиро- вания - через семафор или почтовый ящик (арбитраж - последовательный).

Рассмотрим один из возможных вариантов мультипроцессорной обработки информации.

Пусть задача состоит в сборе данных от двух внешних устройств (трехканальных), обработке данных от каждого устройства по определенному алгоритму в выдаче результатов на внешние устройства.

Алгоритмы решения задачи могут быть распределены между микропроцессорами следующим образом.

Микропроцессоры 25 устройств 1 осуществляют синхронно по трем каналам сбор данных от внешних устройств через блоки 10, обработку данных от одного из внешних устройств по первому алгоритму, размещение данных от второго внешнего устройства в блоки памяти 7 для блоков 8 первого и второго каналов.

Обработку данных от второго внешнего устройства производят микропроцессоры 25 блоков по первому алгоритму. Результа- ты обработки блоки 8 размещают в определенные зоны памяти блоков 7. Синхронные устройства 1 сравнивают результаты обработки данных по второму алгоритму и передают их в случае идентичности на внешне устройства через блоки ввода-вывода 10. Результаты обработки данных по первому алгоритму также выдаются синхронными вычислительными устройствами 1 на внешние устройства.

Микропроцессор 25 блока 8 третьего канала может находиться в резерве. В случае несравнения результатов обработки в блоках 8 и определения канала с неисправным микропроцессором операционная система должна произвести перераспределение задачи между блоками 8.

Наибольшая производительность в системе может быть достигнута при решении задач, для которых время обработки данныхс использованием памяти значительно больше времени обращения микропроцессоров к общим ресурсам.

Обмен данными между микропроцессорами 25 синхронных и асинхронных вычислительных устройств может производиться либо с использованием специальных префиксов и команд для анализа признаков обновления информации в соответствующих ячейках памяти, либо по запросам прерывания программ.

Во втором случае устройства 1, разме- стивданные вблоках7для обработки, могут сформировать в каждый из блоков 8 запросы прерывания (например через программно доступный триггер - на фиг, 3 не показано). По этим процессам блоки 8 в соответствующих программах обработки прерываний выбирают необходимую информацию из блоков 7. Об окончании обработки блоки 8 могут также сообщить устройствам 1 по соответствующим запросам.

Координация доступа микропроцессоров к системным шинам осуществляется следующим образом (фиг. 1-4).

Выход приоритетного разрешения доступа к шине BPRO арбитра 45 каждого ус- - тройства 1 (шина 12) соединен со входом приоритетного расширения доступа к шине BPRN арбитра 45 блока 8. Если микропроцессоры 25 устройств 1 не используют системную шину, арбитры 45 устройств 1 синхронно передают приоритет арбитрам 45 блоков 8 - нулевыми сигналами BPRO, Если устройства 1 захватывают шину, то на выходах BPRO синхронно появляются единичные сигналы (Вход приоритетного разрешения доступа к шине BPRN устройств 1 подключен постоянно к логическому нулю, обеспечивая, тем самым, этим блокам кат высший приоритет), При захвате системной шины устройствами 1 или блоками 8 на соответствующих шинах занятости BUSY по являются нулевые сигналы, которые снимаются после освобождения системной

ШИНЫ.

В исходном состоянии, когда устройства 1 и блоки 8 не обращаются к блокам памяти 7, на входах разрешения доступа к шине BPRN арбитров 45 устанавливаются нулевые уровни, размещающие обращение с системным шинам 17, 18 (Арбитры AS работают в режиме, при котором шина освобождается после каждого к ней обращения вход ANIRQS- лог I, CBRQ . О,),

Сигналами BPRO, равным нулю,сие1чи- ки 19 блоков 9 приведены а исходное сото яние (на выходе логический ноль), Ни шинах занятости BUSY арбитров 45, на выходах элементов 20, 33 присутствуют сигналы логической единицы, указывающие, что системные шины свободны

Если первыми к системным шинам с ращаются микропроцессоры устройс ч 1, то на выходах BPRO арбитров 45 одновременно в трех каналах появляются единичные сигналы, запрещающие блока 8 обращаться к шинам. Счетчики 19 блоков 9 начиняют подсчет импульсов частоты f которые могут подаваться в блоки 9 от отдельных енрра торов мли с шин BCLK микропроцессорных блоков. Коэффициент деления счетчиков зы- бирается таким, чтобы на их выходах появлялся единичный сигнал через время, большее максимального времени обращения блоко@ 8 к системым шинам. Так как блоки 8 не обращались к шинам, на выходе элемента 22 формируется нулевой сигнал, а элемента 23 - единичный, который поступает на вход BUSY арбитров 45 устройств 1. По анализу единичного уровня сигнала по выходу BUSY арбитры 45 разрешают устройствам 1 обращение к системным шинам Если системная шина была занята блоками 8, то на выходе элемента 22 появится нулевой сигнал только после установки в единицу сигнала BUSY арби-тра 45 соответствующего блока 8 (шина 16).

В случае отказа в любом из блоков 8, при кбтором на выходе элемента 22 присутствует постоянный единичный уровень, на входе BUSY арбитров 45 устройств 1 появляется единичный сигнал с выхода элемента 23 только по окончании счета злементоа 19. При таких отказах производительность системы будет снижена, так как устройства 1

«зсегда обращаться к системным шинам с задержкой на время выработки единичного сигнала с«егчиком 19 Переустановка счетчика 39 происходит но нулевому уровню BPRO каждого обращения устройств I к системным шиизм

Во время захвата шин устройствами 1 соответсгеующие арбитры 45 аыр батывают нуле вы сигналы занятости - SUSY, которые удерживаются до конца обращения, Пр л 8 PRO в устройствах 1 равном нулю (до снятия сигнала BUSY), нулевой уровень через элемент 20 подключатся ко входу

BUSY арбитров 45 блоков 8, запрещая бло- KSM 8 обращение,

Г-ели при нулевом сигнале на входах BPRN ксистсмным шинам обращаются блоки Я ю нэ выходе шины ззняюсги BUSY

блока 8 попваяется нулевой уровень до окончания обращения Этт CHI нал через элементы 22, 23 сообщает арбитрам 45 устройств 1 о занятости шины при переключении сигнала RPRO арбитров 15 устройств

в единицу.

Обнаружен 1 неисправностей в мажо- ритармо-ре ррвирооанж/1 с блоках системы осу и лствллатя аналогично прототипу с по- блоков контроля 5.

в блоках 5 (фиг 5} в случае О сутствия неисчрчвнр- гей триггер 50 усганорпен в му- состояние (по сигналу RESET) На эле- ментзх б, 47 осуществляется поразрядное сравнение сигналов с шин данных, адреса,/

упрэочения на выходе восстанавливающего органе 3 с сигналами на тинах 15 и выходах шиннн Х фсрмчрочэгелей 2, 4. Рассогласование сигналов запоминается в триггере 50, выход которого мерез инвертор с открытым

коллектором 51 подключен на выходы формирователей 53 всех каналов, вырзбатьт)- Ю1Цо1х импульс записи в регистры 54. ДЛИТРЛЬНОСГЬ импульса определяется RiC цепочкой, В случае отключения номсправных каналов или работы трех устройств 1 с одним блоком 7 (в режиме чтения) с соот- аетствующ х первых выходов блоков 6 на выходы элементов 49 должны подаваться единичные сигналы дня блокировки григгераБО.

В регистрах 54 одновременно запоминается информация, характеризующая номер очкрзагшего канала и состояние мажоритарных тин, например: управляющмх гигнапоз (записи в память MWTC, чтения и памяти MRDC и др.), адреса, данных

Сигнал с объединенных РЫХОДОВ эле- мечтоэ S1 посгупс-ет тркже на шину преры в §н 1я 11 синхронных вычислительных

устройств 1. Получив этот сигнал, устройства 1 опрашивают регистры 54 через восстанавливающий орган 3, шинные формирователи 2, 4 и обрабатывают полученную информацию. Разрядность регист- ров 54 зависит от необходимой глубины диагностики неисправностей.

По содержимому регистра 54 (значениям зафиксированных в нем сигналов) можно определить тип неисправного блока. Фик- сация в регистрах 54 управляющего сигнала запись (код в разрядах Д4-Д6-СИ1) или чтение (код III) указывает на обращение устройств 1 к блокам 7; фиксация управляющего сигнала вывод IOWC (код 110) или ввод IORS (код 101) указывает на обращение устройств 1 к блокам 10. Если при сигналах чтение или ввод зафиксированы в разряде ДЗ логический ноль, т.е. произошло рассогласование по шинам данных, то неис- правей блок 7 или 10. На фиг, 5 показано подключение к разряду ДЗ регистра 54 выхода элемента 47 для определения рассогласования в шинах данных только одного канала, например первого. Если в разряде ДЗ при чтении или вводе данных логическая единица - то неисправно устройство 1. Фиксация в разрядах ДО-Д2 кода НО - соответ- ствует неисправности в первом канале, кода OIO - во втором канале, 00 - в третьем канале.

По разряду Д7 можно определить область памяти, в которой зафиксирована неисправность. Адрес регистра определяется дешифратором 52. Сброс триггера 50 - по опросу регистра 54.

Неисправности в асинхронных вычислительных устройствах должны определяться программно: сравнением результатов от разных каналов,

Устройства 1 записывают в регистры 56 через элементы 2,3,4 информацию, определяющую состояние выходов блоков управления. Разряд Qo регистра 56 определяет состояние второго выхода. Логическая еди- ница, записанная в этот разряд, отключает выходные шины соответствующего микропроцессорного блока 8. Такое отключение производится при обнаружении отказа в блоках 8 (по программному сравнению рб- зультатов, тестированием и т.д.).

Логическая единица, записанная в разряд QI регистра 56 через мультиплексор 59 и первый выход блока управления, поступает на управляющий вход восстанавливаю- щего органа 3 при чтении данных блоками 1 из одного блока памяти 7: из зоны, определяемой кодом 00 в разрядах адреса А18, А19 системной шины 18. Подача логической единицы на входы восстанавливающего органа

3 в двух каналах обеспечивает трансляцию сигналов на выход восстанавливающего органа от третьего канала. При синхронной работе трех устройств 1 с тремя блоками памяти 7 по адресам со значением старших разрядов А19, А18, равным 00, и обнаружение отказа в одном из блоков 7 имеется возможность переключения восстанавливающего органа 3 на работу от одного исправного канала в режиме чтения данных.

Устройства 1, блоки 8 могут обращаться ко всей области памяти блоков 7. 8 то же время зоны памяти, предназначенные для совместного использования, определяются старшими разрядами адреса А19, А18 шин 18. Причем для каждого блока 8 выделяется своя область, непересекающаяся с другими областями блоков 8. Устройства 1 записывают данные одновременно по одному и тому же адресу в три блока 7, для трех блоков 8 - за три обращения. Чтение данных тремя устройствами 1 из одного блока 7 производится при подаче на соответствующие входы восстанавливающего органа 3 единичных сигналов с выходов мультиплексоров 59 блоков управления 6.

На фиг. 6 показана подача в разрядДЗ- Д1 мультиплексора 59 кода ПО, что соответствует появлению на первом выходе блока 6 единичного сигнала при коде в разрядах А19, А18, равном 11 или 10. Во втором канале должен быть подан код IOI, в третьем - ОН.

Блок 8 первого канала должен обмениваться данными с устройствами 1 через область памяти с кодом в разрядах А19, А18 - 01. Для данного кода на выходах блоков 6 второго и третьего каналов при чтении данных устройствами 1 появляются логические единицы. Соответственно блок 8 второго канала должен обмениваться данными с устройством 1 через область памяти с кодом в А19, А18 -10, блок 8 третьего канала - черпз область памяти с кодом в А19, А18 - И.

Определенный код на информационных входах мультиплексора 59 может задаваться постоянно (монтажно) или через регистр 56.

Избирательная запись в регистры 56 производится с соответствующих выходов дешифратора 57 (по разным адресам); длч первого канала - с выхода 1, второго - с выхода 2, третьего - с выхода 3.

На фиг. 7 представлена схема восстанавливающего органа 3 на один разряд информации. Мажоритарные элементы 64-65 выполняют мажоритарную функцию над входными сигналами. Элементы неравнозначности 61-63 инвертируют входную информацию при поступлении на

управляющий вход единичных логических уровней, или повторяют информацию при нулевых сигналах на управляющих входах,

Устройства 1, блоки 8 (фиг. 3) построены по типовой схеме для микропроцессорного комплекта серии К1810. Микропроцессоры 25 работают в максимальном режиме, Генератор 24 может работать от собственного кварцевого резонатора G (для блоков 8) или от внешнего резервированного генератора по входу EFI (для устройств 1). Генератор формирует управляющие сигналы RESET, READI для микропроцессора, а также частоту синхронизации CLK, BCLK.

Управляющие системные сигналы формируются контроллером шин 27, а резидентные - контролером 26, Системный адрес защелкивается в регистре 29, а резидентный - в регистре 28. Системные данные фор- мируются шинными формирователями 31,8 резидентные - шинными формирователями 30.

Арбитр 45 работает в режиме конфигурации с системной и резидентной шиной. Выбор шины осуществляется с помощью дешифратора 44 адреса.

На резидентной шине установлена локальная память 33 и программируемый контроллер прерываний 32, Для примера на схеме показан только один запрос прерывания INTI, который может быть использован как запрос от блока контроля 5,

Арбитр 45 работает в режиме, когда системная шина освобождается после каждого обращения (сигнал CBRQ подключен к логическому нулю. В синхронных вычислительных устройствах 1 вход BPRM арбитра 45 должен быть подключен также к логическому нулю постоянно, обеспечивая, тем самым, устройству наивысший приоритет.

Арбитры 45, контроллеры 26, 27 работают по состоянию шин SO-S2 микропроцессора 25. Блокировка выходных шин блока 8 осуществляется от блока 6 сигналом, поступающим на входы элементов 41-43.

Блок ввода-вывода (фиг. 8} с помощью программируемого параллельного интерфейса - элемент 69 может осуществлять обмен данными с внешними устройствами через три программируемых порта А, В, С. Обращение к элементу 69 производится по сигналам с системных шин 17,18 через дву- направленный шинный формирователь 67 и дешифратор 68.

Формула изобретения

Резервированная система, содержащая восстанавливающий орган, а в каждом канале резервирования синхронное вычислительное устройство и блок контроля, причем в каждом канале резервирования выход команд синхронного вычислительного устройства подключен к первому

информационному входу блока контроля и соответствующему информационному входу первой группы входов восстанавливающего органа соответствующий информационный выход первой группы ко0 торого подключен к второму входу команд блока контроля, выход обмена которого подкпючен к одноименным входам блоков контроля остальных каналов резервирования, а выходы прерывания блоков контроля

5 всех каналов резервирования подключены к входам прерывания всех синхронных вычислительных устройств, отличающая- с я тем, что, с целью повышения производительности системы за счет работы в синх0 ронном и асинхронном режимах, в каждый резервируемый канал введены асинхронное вычислительное устройство, блок ввода- вывода и первый и второй шинные формироватепи, причем в каждом канале

5 резервирования информационный вход-выход синхронного вычислительного устройства подключен к одноименному выходу-входу первого шинного формирователя, к управляющему входу которого лод0 ключей выход команд синхронного вычислительного устройства, а информационный выход подключен к соответствующему информационному входу второй группы входов восстанавливающего органа, к пер5 вым информационным входам блока кант- ропя и информационным выходам второго шинного формирователя своего канала резервирования, информационные выходы первой группы выходов восстанавливзюще0 го органа подключены к информационным входам первых шинных формирователей и вторым информационным входам вторых шинных формирователей и блоков контроля соответствующих каналов резервирования,

5 9 которых выходы асинхронных вычислительных устройств подключены к одноименным входам асинхронных вычислительных устройств остальных каналов резервирования, в каждом канале резервирования ин0 формационный вход-выход второго шинного формирователя подключен к одноименным выходам-входам блока ввода-вывода, асинхронного вычислительного устройства и блока контроля, выход доступа

5 и вход готовности синхронного вычислительного устройства соответственно подключены к одноименным выходу и входу асинхронного вычислительного устройства, выход управления восстановлением которого подключен к соответствующему одноименному входу восстанавливающего орга-шинного формирователя, асинхронного вына, соответствующий информационный вы-числительного устройства, блока контроля и

ход второй группы выходов которогоблока ввода-вывода своего канала резервиподключен к управляющим входам второгорования.

ШШ

Фиь2

Хаск сиетеннт)

Фиг. 5

Г

&ла щкры&лсу

Swopou ttJfod